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CMOS回路とFeFETとで構成されるアナログ・デジタル混在回路による超低電力シリコン神経ネットワーク回路について、昨年度までの成果を基に、回路構成改良の検討を続けると共に、脳より多くを学ぶことにより効率的な学習を可能とする新しいシリコン神経ネットワークモデルの開発を行った。具体的には、ニューロモルフィックシステムで一般的に使用される学習ルールであるスパイクタイミングに依存した可塑性(STDP)則について、従来の2スパイクのスパイクタイミングのみに着目したモデルではなく、実験脳科学の知見を基に3スパイク以上を考慮したモデル、グルタミン酸スピルオーバー及びメタプラスティシティと呼ばれる現象を考慮したモデルを考案した。これらのモデルにより、ランダムな入力スパイク中に埋め込まれた特定の時空間スパイクパターンを検出するタスクについて、検出能力を維持し(一部向上させ)ながら、シナプス荷重を低分解能化できることを示した。これにより、シナプス荷重メモリ回路にデジタルメモリを用いる場合にはビット数を削減、FeFET等のアナログメモリデバイスを用いる場合には書き込み回路を簡略化でき、回路の低電力化およびコンパクト化できる。
FeFETのみを用いたシリコン神経ネットワーク回路について、理論モデルと要素回路の開発を行った。今後、低リークFeFETとそれを用いた実回路の試作を行うための研究資金の獲得に成功しており、本研究成果を基に研究を継続する。
アナログ回路による細胞体回路(CMOS回路とFeFETとの混在回路、FeFETのみによる回路両方を含む)について、構成するトランジスタのバイアス電圧を自動的に調整し、任意の神経活動を実現する手法に関して昨年度に引き続き研究を進め、ベイズ推定と粒子群最適化とを組み合わせた新しい手法を考案し、どちらか片方のみ用いた場合に比べよい結果が得られた。
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