| 研究課題/領域番号 |
21J10272
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| 研究機関 | 東京大学 |
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研究代表者 |
隅田 圭 東京大学, 工学系研究科, 特別研究員(DC2)
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| 研究期間 (年度) |
2021-04-28 – 2023-03-31
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| キーワード | 極薄膜チャネル / MOSFET / 移動度 / 界面準位 / InAs / 表面ラフネス散乱 / CMOS |
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| 研究実績の概要 |
将来のCMOS集積回路で最も有望視されている極薄膜ナノシートチャネル構造と、量子コンピュータ近傍の制御回路応用として注目されつつあるクライオCMOSの極低温環境下において、支配的な散乱機構である表面ラフネス（膜厚揺らぎ）散乱の物理機構を明確化した。表面ラフネス散乱の極めて非線形的な摂動の描像を正しく取り入れた新しい散乱モデルを提案し、TEM評価で得られる物理的に正確な界面の凹凸（ラフネス）をパラメータとして、移動度の実験値を正確に再現出来る物理モデルの構築に成功した。さらに、このモデルを用いた理論予測により、今後の極薄膜チャネルMOSFETに適用すべきチャネル材料や面方位の評価を行い、(111) Geや(111) InAsチャネルは2nmの膜厚でも2次元材料より高い移動度が得られると理論的に導いた。これらのナノシート世代におけるチャネル構造の設計指針を明確した成果は高く評価され、電子デバイスの学会として世界最高峰のInternational Electron Device Meeting (IEDM)に論文が採択され、2021年12月に発表を行っている。
さらに、上記の表面ラフネス散乱の解析から判明した有望なチャネル構造の候補である(111) InAs-On-Insulator nMOSFETの作製と評価を進めた。InAsに新たにデジタルエッチングプロセスを開発することで、極めて難易度の高い2nmまでの極薄膜チャネルの作製に成功した。作製した(111) InAs-OIは極薄膜化によって移動度が向上していることを実証し、加えてInAs伝導体内の界面準位を評価する技術を新たに開発した。これらの成果をまとめた結果は、IEEE Transactions of Electron DevicesとApplied Physics Lettersへの論文掲載を果たした。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
主に2種類の成果があり、1つ目はInAs-On-Insulator (InAs-OI) MOSFETの移動度と界面準位評価に関する結果、2つ目は表面ラフネス散乱の移動度計算の新しい物理モデルの構築である。2nmまでの極薄膜のInAs-OI nMOSFETの作製は非常に難易度の高いプロセスが含まれており、このnMOSFETの動作を成功的に実証したことと、移動度や界面準位評価の新たな解析技術を深めたことは、非常に大きな進展であると言える。さらに加えて、表面ラフネス散乱の新しい物理モデルの構築と、摂動論から出発した移動度計算の数式を用いた厳密な計算過程の構築、現実的な計算時間で移動度計算を行うプログラミングの実装、各材料の移動度評価と多くの仕事を成功させることが出来た。これらの結果をまとめた本年度の研究成果は、主著論文3本、主著国際会議1件、主著国内会議3件、受賞3件という極めて多くのものであることから、当初の計画以上に研究が進展していると結論づけられる。
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| 今後の研究の推進方策 |
InAs-On-Insulator (InAs-OI) nMOSFETの特性を劣化させる要因である裏面界面特性の改善の為に、InAs-OI基板のflippingプロセスの開発と、素子特性評価を試みる。具体的には、初めにInAs-On-Quartz基板をSmart Cut法により作製し、基板の結晶性回復アニールとCMPによる平坦化を行った後、別のSi基板上へ貼り合わせ、Quartz基板をエッチングすることによってInAs薄膜を転写することで、InAs界面の改善を試みる。
また、InAs極薄膜をSiフォトニクス回路上へSmart Cut法を用いて転写し、InAsフォトダイオードを作製することで光学特性の評価を試みる。この素子作製が上手くいかない場合には、InAs-On-Quartz基板上でnMOSFETを作製し、表面から光を入射することでフォトトランジスタ動作をさせることを試みる。
さらに、最終的な目標であったInAs/Ge 3D CMOSの動作実証の為、酸化濃縮法で作製した圧縮Ge-OI基板上へ、InAs薄膜をSmart Cut法によって転写し、InAs nMOSFETとGe pMOSFETで共通のゲート構造を有する3D CFET構造の動作実証を試みる。
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