| 研究課題/領域番号 |
21J10430
|
|---|
| 研究機関 | 東京工業大学 |
|---|
研究代表者 |
塩津 勇作 東京工業大学, 工学院, 特別研究員(DC2)
|
|---|
| 研究期間 (年度) |
2021-04-28 – 2023-03-31
|
| キーワード | CMOS / SRAM / 低消費電力 / パワーゲーティング / エネルギー最小点動作 / 動作時電力 / 待機時電力 |
|---|
| 研究実績の概要 |
本研究課題では，所属研究室で提案した3モードSRAM(3M-SRAM)を用いて，エネルギー最小点となる駆動電圧(VEmin)を用いた動作時電力の削減と，超低電圧リテンション(ULVR)を用いたパワーゲーティング(PG)による待機時電力の削減を実現することを目的とする．3M-SRAMはシュミットトリガ(ST)型インバータをベースとしたデュアルモードインバータで構成され，通常電圧下(VDD)のSRAM動作時では6Tセルと同等の高性能動作を実現できる(NIモード)．駆動電圧を超低電圧VUL(<VEmin)に下げると，STモードに移行し安定にデータを保持し(ULVR)，実質的なPGを実行できる．また，このSTモードを用いることでVEmin動作も可能になる．
本年度は，3M-SRAMに用いるメモリセルの最適設計およびこれを用いた8KBの3M-SRAMマクロの設計およびその性能評価・検証を中心に研究を進めた．デバイスのグローバルおよびローカルばらつき，動作温度の影響を考慮し，ワーストケースとなるULVリテンションのノイズマージンを十分確保し，リーク電力を最小に抑えるように3M-SRAMセルの最適設計方法を開発した．最適設計したセルの故障率を，ローカルばらつきを考慮したモンテカルロシミュレーションにより評価し，十分な歩留まりを達成できることを示した．
次いで，この最適設計したセルを用いて8KBの3M-SRAMマクロの開発を行い，寄生抵抗・容量を考慮した高速SPICEによる大規模シミュレーションから評価を行った．開発したマクロは，0.2VのULVRを用いた実質的なPGにより待機時電力を~90%削減できた．また，PGの指標となるBreak-even time (BET)を数μsと極めて短く，細粒度のPGを実現できることを明らかにした．そして，0.4VのVEmin動作によって動作時電力を通常動作時(1.2V)と比べて1/100にまで削減できることを示した．
|
| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
本年度は，3M-SRAMの8KBマクロを計画通り設計できた．また，マクロの評価についても計画通り，ULVRを用いた実質的なPGによる待機時電力削減効果およびBET，VEmin動作による動作時電力削減効果を明らかにすることができた．結果は予想以上のものであった．また，本結果をベースに3M-SRAM を用いたProcessing-in-memory(PIM)型の新型2値化ニューラルネットワーク(BNN)アクセラレータの設計に着手できた．
|
| 今後の研究の推進方策 |
本年度は、3M-SRAMマクロを用いたProcessing-in-memory(PIM)型の新型2値化ニューラルネットワーク(BNN)アクセラレータのマクロ設計とその性能評価を行う。重みデータを3M-SRAMに記憶させることで、ULVリテンションにより待機時電力を削減し，またVEmin動作を用いた並列化演算数によって，エネルギー効率(TOPS/W)を最大限に向上できる設計方法を確立する．また、設計した3M-SRAMマクロと新型BNNのチップ試作を行い、機能・性能実証を行う。
|
