| 研究課題/領域番号 |
21K03595
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| 研究機関 | 大学共同利用機関法人高エネルギー加速器研究機構 |
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研究代表者 |
中尾 幹彦 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 教授 (80290857)
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| 研究分担者 |
谷口 七重 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 助教 (90546946)
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| 研究期間 (年度) |
2021-04-01 – 2025-03-31
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| キーワード | 素粒子物理学実験 / 大規模高速データ収集 / 多チャネル光通信 / 放射線耐性 / FPGA |
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| 研究実績の概要 |
素粒子物理学の超高輝度加速器実験の検出器内部で使用するデータ収集機器の放射線に対する信頼性への懸念は増え続けるばかりであるため、本研究は、回路に使用する素子そのものが故障する可能性があることを前提に多重化した受信回路の一部を待機状態に置き自己修復の機能を持たせることでデータ収集装置の高速光通信路に実質的な高放射線耐性を獲得させる実証研究である。設計段階から放射線耐性を備えた素子は、例えば宇宙空開での用途に開発されているが、必要な素子が必ずしも存在するとは限らないこと、および存在しても非常に高価でコストが見合わないことがほとんどである。そこで、本研究では市場の価格競争で価格の抑えられている素子の中から使用する素子を選別し、必要な機能を開発してゆく方針で進めている。
当該年度は、本研究で使用するさまざまな素子の選定指針を決定した。具体的には、多チャネル光モジュールとして現時点において最も価格とチャネル密度とのバランスが取れていて、互換性のある同じフォームファクター内での選択肢の多い QSFP トランシーバーを使用することとした。また、他の関連する研究との切り分けという観点で、Belle II検出器の中央飛跡検出器の次世代読み出し回路の開発研究と関係づけて進める方針を固めた。個別開発要素としては、プログラマブル素子であるFPGA のプログラムに必要な JTAG プロトコルを、光通信経路経由で実装するための変調・復元プロトコルの設計、実際の素子を用いた回路の試作および放射線試験を含むさまざまな試験を行った。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本研究では、使用するさまざまな素子の選定をすることと、JTAGプロトコルの光通信経路経由での実現が最初の段階での鍵となるため、実際の回路基板を製作する前の段階での情報収集および簡易な試験回路の製作を行い進めてきた。
特に本研究の鍵となる素子である多チャネル光トランシーバー素子として当初使用を検討していた部品の将来的展望が悪化したこともあり、本研究と並行して進められているBelle II飛跡検出器の次世代読み出し回路の開発研究と歩調を合わせてQSFPトランシーバーを採用することを決定した。このことにより使用できる光通信のチャネル数が当初より少なくはなってしまうが、2枚の回路基板を組みにして相互に接続することにより予備のチャネル数を増やすことにより必要な光通信のチャネル数を確保する方式の研究を開始した。
プログラマブル素子である FPGA をプログラムするために最も一般的に使用される JTAG プロトコルは、AC カップルされた遠距離の通信を考慮されたものではないため、光通信経路を使用するためには、シリアルデータ化を行い、復元する必要がある。復元にプログラマブル素子を用いることができないため、プログラム機能のない素子の組み合わせで実現する必要がある。そのような素子は通常は使用されるものではないため、数通りの方式を検討し、簡易な試験回路での実現可能性を調べた後、プロトコルの設計および他の基板に装着できる極小基板を開発し、最終的にJTAG復元機能が動作することを確認した。また、この基板に対してガンマ線の照射試験を実施し、必要な放射線耐性を備えていることを確認した。
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| 今後の研究の推進方策 |
初年度で今後の開発方針がほぼ定まったため、本研究の目的とする自己修復機能を実現するためのFPGAと多チャネル光トランシーバーを搭載した回路基板の設計に着手する。特に、JTAG光通信路を多重化して、経路のひとつが故障した際の修復メカニズムの回路は未着手であり、まず最初に開発を進める。また、並行して開発が進められている飛跡検出器の次世代読み出し回路の最初のプロトタイプ基板でのJTAG復元回路の試験を行い、次の版へ組み込む機能を取捨選択する。特に、基板間の相互接続による修復経路の確保は初めての試みであり、必要に応じて試験回路を製作して検証を行う。また、引き続き必要に応じてガンマ線や中性子線による放射線耐性の試験を行う。
部品入手に困難がなければ最初の回路基板開発に要する時間は1年以内を見込んでいるが、昨今の半導体市場の混乱によりFPGAの入手性が極端に悪化しているため、実際の回路基板製作が次の年度に持ち越されることも想定する。その場合も、シミュレーションによる回路設計の検証や、ファームウェアの開発を進めることにより回路設計へのフィードバックをかけることなどにより研究を進める。使用するファームウェアのうち、制御のための基板間通信のプロトコルなど基幹となる部分は既存のものを利用して開発コストをかけない予定であるが、JTAG通信路に関してはファームウェアの改良により高速化を図り、自己修復にかかる時間の短縮を目指す。
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| 次年度使用額が生じた理由 |
差引額の6円は新たな物品の購入に使用できなかった少額の余りで、次年度の物品購入の際に次年度経費と合わせて使用予定である。
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