|
本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。昨年度までに２入力２出力の排他制御素子に対してゲートレベル、トランジスタレベルでのスキャン素子設計とテスト手法を提案している。本年度は主に３つの研究成果があった。
①２入力２出力の排他制御素子に対してレイアウトレベル設計を行った。また、昨年度設計したレイアウトレベルのスキャンＣ素子をスタンダードセルに対応するよう設計変更した。この２つのスキャン素子を搭載した試作チップを設計し、FPGAによる動作検証を始めている。この成果により、スキャンＣ素子を用いた設計フローが確立し、非同期式回路のテスト容易化設計の自動化が可能となる。
②３入力３出力の排他制御素子に対して、スキャン設計手法とテスト手法を提案した。また、３入力３出力のスキャン排他制御素子を応用し、ｎ入力ｎ出力の排他制御素子に対するスキャン設計法を提案した。また、その一環として５入力５出力の排他制御素子に対するテスト手法を提案している。この成果から任意の順序素子に対するスキャン設計法やテスト法を提案できる可能性があることを示した。
③多入力多出力に適したスキャンシフト法の提案のために、２入力２出力のスキャン排他制御素子に対して木構造・ループバック構造・メッシュ構造の実現方法を評価し、木構造を用いたスキャンシフトを実現するためには現状のスキャン機能を大きく変更する必要があることを示した一方、メッシュ構造については現状のスキャン機能をそのまま利用できることを示した。
|
