|
本研究では、集積回路の大幅な低消費電力化を可能とする電源の低電圧化を達成するため、0.7V程度の低電圧で安定に動作する集積回路の実現法を明らかにすることを目的としている。低電圧下で顕著に現れる特性ばらつき(チップ間ばらつきとチップ内ばらつきの両成分)の影響を回路技術と設計技術により等価的に抑圧し、低電圧において安定動作する集積回路ハードウェアの設計技術開発に取り組む。具体的には、(1)低電圧領域(moderate inversion領域)でのばらつきの正確な評価技術、(2)チップ間ばらつきと経年劣化のオンチップ診断と補正回路、(3)チップ内ばらつきへの耐性を高めた順序論理ゲート(LatchやFlip-Flop)設計技術を明らかにし、安定動作を保証するために必要な電圧マージンを削減する。
本年度は、ばらつきの評価技術に関して、リング発振回路を基本構成要素とするチップ内ばらつき特性評価回路を開発した。実際に65nmプロセスにてテスト回路を試作し、チップ内ばらつきの詳細特性を発振周波数のばらつきとして観測し、特性ばらつき量の正確な評価を行った。また、チップ内で発生する特性ばらつきが、主に閾値電圧のばらつきにより生じる事を明らかにした。また、チップ内ばらつきに対する論理ゲートのばらつき耐性を理論的および実験的に評価し、順序論理セル(フリップフロップ)のタイミング特性が特に脆弱であることを明らかにするとともに、ばらつき耐性の向上法を示した。65nmプロセスで開発したばらつき耐性強化フリップフロップは、特性ばらつき量を55%(0.7V電源)削減することに成功した。また、製造ばらつきや経年劣化状態を自己診断するモニタ回路や、NBTI(Negative Bias Temperature Instability)やRTN(Random Telegraph Noise)の影響を評価する回路を開発した。
|
