研究課題
本研究の目標は、設計技術と回路技術の総合力により、0.7V程度の低電圧で安定に動作する集積回路の実現法を明らかにすることである。そのため、(1) 低電圧領域(moderate inversion 領域)でのばらつきの正確な評価技術開発、(2) チップ間ばらつきと経年劣化のオンチップ診断と補正回路、(3)チップ内ばらつきへの耐性を高めた順序論理ゲート(LatchやFlip-Flop)設計技術の開発に取り組んだ。今年度は、前述した3課題に関して得られた2年間の研究成果を総合して、低電圧動作に最適化された標準セルライブラリを開発した。PN比の調節により、遅延時間と消費電力のトレードオフ特性を最適化する手法を明らかにするとともに、セル内のウエル境界位置を自由に設定できるレイアウト構造を考案した。65nmプロセスにおいて、電源電圧0.6V動作を想定し、提案構造を取り入れたセルライブラリを設計・試作した。リング発振回路による性能評価の結果、1.2V用のライブラリと比較して、動作周波数が高くなるとともに動作1回あたりの消費エネルギーも減少することを確認した。数種類のベンチマーク回路について、動作電圧0.6Vを想定して設計実験を行った結果、1.2V用ライブラリを用いて設計した回路と比べて、開発ライブラリを用いることにより、同程度の回路面積と動作速度が16%程度少ない消費電力で実現できることが明らかになった。チップ間ばらつきや経年劣化のオンチップ診断回路については、NMOSおよびPMOSのみに高い感度を持つプロセスモニタ回路を開発し、この回路により、プロセスのシフト量が正確に自己診断できることを確認した。また、自己診断結果に基づいて、基板バイアス印加により回路特性の補正が出来ることを確認した。以上により、低電圧安定動作する集積回路の実現法を開発した。
24年度が最終年度であるため、記入しない。
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すべて 雑誌論文 (5件) (うち査読あり 5件) 学会発表 (24件) (うち招待講演 2件)
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