研究概要 |
本研究では,回路に致命的なダメージを与えるハードエラー,そして一過性のエラーであるソフトエラーに対する耐性対策を図った高信頼化システムの構成方式を提案するとともに,その開発環境を構築し,高信頼化を支援する次世代リコンフィギャラブルロジック向け機構を提示することを目的としている.H23年度は以下の項目について研究を行った. 1.SRAM型FPGAの再構成時における再検証範囲の研究 動的再構成システムの利便性改善を目的とした部分再構成データの再配置手法の提案を行った.全ての再構成領域をサイズ等価に設計することで,部分再構成データの配置アドレス情報を変更のみで再配置が可能となった.実機での評価結果,部分再構成データの再配置を実現し,動的再構成システムに必要な部分再構成データの数と面積を最大で1/N(N:部分再構成領域数)に削減できることを確認した. 2.SRAM型FPGAによるマルチコア高信頼化システムの研究 マルチコアを使用したシステムの高信頼化に際し,部分再構成によるシステム復旧手法の提案を行った.故障検出手法の一つであるDWC (Duplication with Comparison)では,二重化したモジュールの出力比較によりソフトエラーの検出を行う.そのため,どちらのモジュールでソフトエラーによる故障が発生したか特定できず,全体再構成による復旧が必要とされる.本研究では復旧時間の短縮を目的として,リードバックと部分再構成を用いた二重冗長ソフトコアプロセッサの復旧手法を提案した.Xilinx社製XC6VLX240Tへの実装を行った結果,単純なDWCシステムと比較して回路規模が14%増加したが,復旧時間を約75%短縮できることを確認した.
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