| 研究概要 |
本研究ではシステムLSI(システムをLSI-大規模集積回路-として集積したもの)をシステム動作レベルから回路レベルに自動合成するにあたり,最小加工寸法が32nm,22nmまたは16nmのプロセス技術にも適応すべく,レジスタ-制御回路-機能モジュール間に『弱結合』と『強結合』なる概念を提案し,高位レベルで配線遅延制御を可能とするシステムLSI抽象モデルを構築すると同時に,実設計を通して妥当性を検証する.加えて,構築したシステムLSI抽象モデルをベースとした統合化LSI自動合成フローを確立し計算機上に実装することを目的とする.
平成22年度には研究計画全体の基礎となる研究項目(I)システムLSI抽象モデルの構築,(II)システムLSI抽象モデルの検証,(III)統合化LSI自動合成フローの構築・検証を実施した.
(I)システムLSI抽象モデルの構築:本研究で提案するシステムLSI抽象モデルを採り入れ,実際のアプリケーションLSIを設計した.設計の結果より,必要なレジスタ・制御回路面積を評価した.
(II)システムLSI抽象モデルの検証:(I)によって設計されたアプリケーションLSIの動作を「形式検証」した.
(III)統合化LSI自動合成フローの構築・検証:(I)および(II)により,提案するシステムLSI抽象モデルの妥当性が検証された後,これをベースに統合化LSI自動合成フローを構築・検証した.
(III)の結果,現在,従来の高位合成技術に比較して10%～15%程度のエネルギー消費を削減した上,いくつかのアプリケーションLSIを自動合成することに成功している.
今後,(III)の考えを発展させ,電源最適化,クロック最適化などを通して,エネルギー消費を削減すると共に,演算の多重実行などによるシステム信頼性の向上を目指す.
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