| 研究概要 |
本年度は,プロセスバラつきを主な検討対象として取り上げ,バラつきにともなう性能劣化に対して適応的に補償を行う回路技術のための基本回路の仕様検討を行った.具体的には,論理部と記憶部を融合することでコンパクトかつ多機能な回路を実現する「ロジックインメモリアーキテクチャ」の思想に基づき,最小のコストで十分なバラつき耐性を有する回路ブロックの構成を検討した.MTJ(Magnetic Tunnel Junction)素子と呼ばれる磁性デバイスを用い,バラつきが回路特性に与える影響を補正する機能を付加することで,設計段階における動作マージンの制約を緩めると同時に,バラつきによる性能劣化を抑え,結果として高い性能を有する回路が実現できる可能性を示した.
上記の検討結果に基づいて策定した基本回路ブロックについて,計算処理用ソフトウェアを使用した回路シミュレーションによる基本動作検証を行い,本回路のプロセスバラつきに対する有効性について検討を行った.実用に足るバラつき耐性を有しているかどうかを検証するために,モンテカルロシミュレーションにより,さまざまなバラつきの状態を想定した動作検証を行い,提案技術がPVTバラつきフリーVLSIを実現するためのキー技術となることを確認した.
また,バラつき補償技術の発展応用として,電流モード回路の省電力化技術についても検討を行った.対象回路におけるクリティカスパスのレプリカ回路を用いて回路動作に最低限必要な電流量を求め,その結果に応じて回路に組み込まれた可変電流源を制御することで,様々な動作条件において適応的に無駄な消費電力を削減するような回路が実現可能であることを示した.
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