| 研究概要 |
前年度に提案,構築したバラつき補正機能付き基本回路セルに基づく具体的な回路構成の検討を行った.論理部と記憶部を融合することでコンパクトかつ多機能な回路を実現する「ロジックインメモリアーキテクチャ」の思想に基づき,最小のコストで十分なバラつき耐性を有する回路セルの構成を検討し,その有効性について定性的・定量的な評価を行った.さらに,本回路セルを用いてある程度の規模を有する具体的な回路構造へ応用する際,回路規模に対するオーバヘッドが少なく,かつバラつき補正機能が最も効率よくはたらくセルの粒度(回路規模に対するMTJ素子の割合)がどの程度かについて検討を行い,その結果に基づいて応用回路の設計を行った.
上記の検討結果に基づいて設計したバラつき補正機能付き回路セルアレイについて,計算処理用ソフトウェアを使用した回路シミュレーションによる基本動作検証を行い,本回路のプロセスバラつきに対する有効性について検討を行った.実用に足るバラつき耐性を有しているかどうかを検証するために,モンテカルロシミュレーションにより,さまざまなバラつきの状態を想定した動作検証を行い,提案技術の有効性を確認した.
また,様々なバラつきの状態に応じて適切な補正を行うための最適化アルゴリズムについても検討を行った.初期検討として山登り法に基づく探索アルゴリズムを用い,上記のセルに基づく大規模回路モデルへの適用を通し,回路の入出力のみのモニタリングによって内部パラメータのチューニングを施すことが可能であることを確認した.
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| 今後の研究の推進方策 |
本年度の実績を元に,より大規模な回路への適用,ならびにより高級な探索アルゴリズムのパラメータ最適化への適用についてさらなる検討を進める.また,本技術の実証のためのチップ試作についても具体的な検討を開始する,
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