| 研究概要 |
本研究はVLSIの3次元レイアウト設計をその直接の動機とした：チップの高集積化、微細化により、1チップ内に詰め込まれるゲートの数は億単位となり、これまで平面(2次元)上で設計されていたレイアウトも、3次元的に行わなければならないことが認識され始めた。そのため、レイアウト設計アルゴリズムの基盤となる3次元フロアプランの数理を確立することが必要となった。
現在のところ、3次元フロアプランモデルは(i)真の意味での3次元フロアプラン、すなわち回路モジュールを直方体などの立体とみなし、その空間への配置を定めるもの、(ii)多層モデル、すなわち2次元フロアプランを積層して3次元化するものに大別できる。
本年度はそれぞれに対し、成果を発表した。
(i) 3次元フロアプラン：直方体を平面で分割して得られる3次元フロアプランに対する新たな符号化法の提案。
(ii) 2次元フロアプラン：より良い符号化法の提案と列挙アルゴリズム。
なお、成果から2件を国際会議に投稿したが、1件は採択(International Technical Conference on Circuits/Systems,Computers and Communications)、1件は不採択((The International Symposium on Physical Design)であった。後者は3次元フロアプランの符号化の提案であるが、会議のテーマが年々実際的なレイアウト設計を重要視する傾向にあり、理論的な内容が受け入れられにくくなっているように見受けられた。
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