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本研究は、メモリ・レベル並列性(MLP: memory-level parallelism)を利用し、主記憶アクセスによる性能低下を抑制する方法を検討するものである。一般に、主記憶は高度にバンク化されており、並列にアクセスを受け付けることができる。そこで、生じる主記憶アクセスを何らかの方法で並列化できれば、キャッシュ・ミス1回当たりの主記憶アクセス時間を実効的に減少させることができる。これをMLPの利用と呼ぶ。MLPの利用には、単純にはプロセッサを構成するいくつかの重要な資源を大幅に拡大する必要がある。しかし単純な拡大はクロック速度を悪化させてしまう。そこで、本研究では、クロック速度を悪化させることなく資源を拡大、あるいは使用せずMLPを利用する方法を検討する。
今年度の1つの成果は、昨年度までに提案していた仮想リオーダ・バッファ方式において、先行実行時にメモリ依存を無視しても性能にほとんど影響がないことを発見し、大きなロード/ストア・キューを備えずにすむことを提案したことである。
もう1つの成果は、昨年度までに提案していたプロセッサを構成する重要な資源のリサイジング方式の評価に必要な発行キューの回路遅延評価について成果を論文にまとめたことである。また、本方式はメモリ・インテンシブなプログラムの実行において有効であるが、逆に計算インテンシブなプログラムに有効なターボブーストと組み合わせる方式を考案し、どのような性質のプログラムにおいても性能を向上できる方式を提案した。
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