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本研究は将棋の局面の評価値をハードウェアによって計算し高速化しようというものである。
これを実現するため、平成22年度は、まず効率の良い評価値演算用ハードウェアのアルゴリズムの検討を行った。その結果、基本的に評価値は各駒の価値に位置による係数を乗じたものを加算したもので表すことができ、駒の価値及び乗数は比較的小さな整数の範囲に止まることが予想された。したがって、この乗算はシフトと加算に変換する事が可能であり、この積の総和は多入力加算器によって一度に演算が可能である。数ビットのシフト器であれば規模は小さく、多入力の加算は木状に全加算器を接続することによって現実的な大きさのハードウェアで実現可能である。さらに、これらの演算は前の状態に依存しないため、容易にパイプライン化が可能である。また、評価値は各々の局面ごとに独立しているため、並列に演算することも可能である。以上のように、基本的にはハードウェア化が可能であることが予測できたが、ゲームの進行による重み付けの変更等、実用的なエンジンとするためには幾分の改良余地を残している。
今後はアルゴリズムの改良を行いつつ、実際にFPGA等でハードウェアを設計し、規模や動作周波数を検証する段階に入る事になる。このため、平成22年度中に、ハードウェアアルゴリズムの検討と平行して、Altera社のFPGA向けの評価ボードを購入し、設計環境の構築を行った。これを用いて検証を進め、成果発表へと繋げたい。
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