| 研究概要 |
(1)ナノCMOSシステムLSIでのキーコンポーネントである、逐次比較近似AD変換器、パイプラインAD変換器、タイムデジタイザ回路に関して、自己校正、ディジタル誤差補正、自己テストのアルゴリズム・回路実現を検討し,シミュレーションでの動作・有効性の確認を行った。
(2)特にパイプラインAD変換器に対して、新規性・有効性の高い短時間の自己校正収束のアルゴリズムを開発した。
(3)タイムデジタイザ回路に関しては、180nm CMOSプロセスでフルカスタムのチップ設計・試作を行った。現在そのチップの測定評価を行いながら有効性を確認しつつある。
(4)ディジタル誤差補正技術・自己校正アルゴリズムの既に提案されている個別技術を体系づけるための統一理論を考察し、学会発表を行った。冗長構成でディジタル誤差補正技術を用いると、各構成要素回路への要求が緩和され、全体として高速・低消費電力化が実現できることを示した。また、内部回路を用いて他の回路の非理想要因を測定し補正する自己校正方式は回路を分割してその特性変化のダイナミックレンジを小さくすること、および分割した回路を合成する際の誤差も測定することにより(divide & conquerの考え方を使用することで)成立するということを示した。
(5)ディジタル誤差補正技術・自己校正アルゴリズムを用いるLSIの量産時テストについて考察し、その問題点を抽出・整理し、一部対策を検討し、学会発表を行った。補正・校正技術のみに頼ると量産時で不具合が生じるので、アナログ的にできるだけ特性ばらつきを抑えた後にこれらの技術を併用するのがよい。
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