• 研究課題をさがす
  • 研究者をさがす
  • KAKENの使い方
  1. 課題ページに戻る

2011 年度 実績報告書

タイミング調整機構を持つ次世代データパス回路の遅延変動耐性と最適合成

研究課題

研究課題/領域番号 22560326
研究機関北陸先端科学技術大学院大学

研究代表者

金子 峰雄  北陸先端科学技術大学院大学, 情報科学研究科, 教授 (00185935)

キーワード集積回路 / 製造ばらつき / タイミングばらつき / タイミング・スキュー / 高位合成 / タイミングテスト / PDE / 製造後チューニング
研究概要

本研究は,極微細集積回路において,製造ばらつきに起因する動作タイミング誤りを解消し,チップ個別・固有の性能を最大限に引き出す『製造後タイミングスキュー調整(Post Silicon Skew Tuning : PSST)』が効果的に機能するためのデータパス回路の特徴解明と最適合成手法の確立を目指すものである.この目的に対して本年度の成果は大きく次の2点にまとめられる.
1.PSSTのための高位合成
PSSTにおいて,実装すべき計算プログラム中の全ての演算がタイミング的に正しく実行できるタイミングスキュー調整量が存在することが,スキュー制約グラフ(辺重み付き有向グラフ)が正サイクルを持たない事と等価であることから,スキュー制約グラフが『正サイクルを持つ確率:PPC)』を最小化する高位合成を目指す.特に今年度においては,PPCを解析的に求める事の困難さから,モンテカルロシミュレーションに基づくPPC数値解析を利用し,暫定解を逐次改善する発見的合成手法を提案した.前年度において同目的のために提案した順序彩色に基づく手法との比較実験では,より正確な評価値(モンテカルロシミュレーションから得られる)に基づくことの重要性が確認された.その一方で暫定解の逐次改善の最適化アルゴリズムとしての限界から,必ずしも常に最善の解を生成するとは限らないことも明らかとなった.
2.PSSTのためのPDE調整アルゴリズム
実際のPSSTの適用には,製造後の個別チップに対するスキュー調整を行う手続を設計する必要がある.今年度はセットアップ・タイミング・テストとホールド・タイミング・テストを組織的に繰り返して調整量を確定する手法を提案した.同提案は,世界で初めての有限ステップ停止性を備えたスキュー調整アルゴリズムである.

現在までの達成度 (区分)
現在までの達成度 (区分)

2: おおむね順調に進展している

理由

PSSTのための高位合成,製造後調整プロセスについて,ほぼ当初計画した通りに研究・開発が進んでいるが,PPCの解析的評価手法は未だに未解決であり,提案した合成手法は代替評価に基づく最適化,あるいはシミュレーション評価を組み入れ易い発見的最適化に頼るものとなっており,その完成度の意味では改善の余地が残るものとなっている.

今後の研究の推進方策

1.タイミングスキュー調整性に優れたデータパス回路の合成手法の開発:初年度および本年度において,代替評価を用いたILP(整数線形計画)解法とモンテカルロシミュレーションに基づく厳密評価を用いた発見的解法を提案したが,代替評価あるいは発見的手法の能力に起因して,いずれも十分な性能が得られていない.最終年度では,より優れた代替評価と大域的良好解探索能力がより高い発見的手法の開発を目指す.
2.チップ製造後のPDE調整アルゴリズムの開発:本年度において,セットアップタイミングテストとホールドタイミングテストを利用する基本法式を開発・提案したが,最終年度においてこれを更に拡張し,動作時の特性変動を考慮してタイミングマージンを最大化するPDE調整手法を確立する.

  • 研究成果

    (14件)

すべて 2012 2011

すべて 雑誌論文 (8件) (うち査読あり 8件) 学会発表 (6件)

  • [雑誌論文] Performance-Driven Register Write Inhibition in High-Level Synthesis under Strict Maximum-Permissible Clock Latency Range2012

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      Proceedings of 17th Asia-South-Pacific Design Automation Conference

      ページ: 239-244

    • 査読あり
  • [雑誌論文] Register Binding and Domain Assignment for Multi-Domain Clock Skew Scheduling-Aware High-Level Synthesis2012

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      Proceedings of International Symposium on Quality Electronic Design

      ページ: 778-783

    • 査読あり
  • [雑誌論文] Framework for Latch-Based High-Level Synthesis using Minimum-Delay Compensation2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      IPSJ Transactions on System LSI Design Methodology

      巻: Vol. 4 ページ: 232-244

    • 査読あり
  • [雑誌論文] Backward-Data-Direction Clocking and Relevant Optimal Register Assignment in Datapath Synthesis2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki
    • 雑誌名

      IEICE Transactions on Fundamentals

      巻: Vol.E94-A ページ: 1067-1081

    • 査読あり
  • [雑誌論文] Variable-Duty-Cycle Scheduling in Double-Edge-Triggered Flip-Flop-Based High-Level Synthesis2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      Proceedings of IEEE International Symposium on Circuits and Systems

      ページ: 550-553

    • 査読あり
  • [雑誌論文] Ordered Coloring-Based Resource Binding for Datapaths with Improved Skew-Adjustability2011

    • 著者名/発表者名
      Mineo Kaneko, Keisuke Inoue
    • 雑誌名

      Proceedings of ACM Great Lakes Symposium on VLSI

      ページ: 307-312

    • 査読あり
  • [雑誌論文] peration Scheduling Considering Time Borrowing for High-Performance Latch-Based Circuits2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      Proceedings of 9th IEEE International NEW Circuits and System Conference

      ページ: 245-248

    • 査読あり
  • [雑誌論文] Early Planning for RT-Level Delay Insertion during Clock Skew Aware Register Binding2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 雑誌名

      Proceedings of IFIP/IEEE International Conference on Very Large Scale Integration and System-on-Chip

      ページ: 154-159

    • 査読あり
  • [学会発表] 製造後スキュー調整性を最大化するRTL資源割当法2012

    • 著者名/発表者名
      春田洋佑, 金子峰雄
    • 学会等名
      電子情報通信学会VLSI設計技術研究会,VLD2011-127,pp.43-48
    • 発表場所
      ビーコンプラザ(大分県別府市)
    • 年月日
      2012-03-06
  • [学会発表] A Basic Study on Timing-Test Scheduling for Post-Silicon Skew Tuning2011

    • 著者名/発表者名
      Mineo Kaneko
    • 学会等名
      電子情報通信学会VLSI設計技術研究会,VLD2011-79,DC2011-55 pp.159-164
    • 発表場所
      ニューウェルシティ宮崎(宮崎県宮崎市)
    • 年月日
      2011-11-29
  • [学会発表] Register Binding and Domain Assignment for Multi-Domain Clock Skew Optimization2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 学会等名
      電子情報通信学会VLSI設計技術研究会,VLD2011-51,pp.61-66
    • 発表場所
      会津大学(福島県)
    • 年月日
      2011-09-27
  • [学会発表] LSI設計技術の最前線--タイミングばらつきを克服する--2011

    • 著者名/発表者名
      金子峰雄
    • 学会等名
      電気関係学会北陸支部連合大会
    • 発表場所
      福井大学(福井県)(招待講演)
    • 年月日
      2011-09-17
  • [学会発表] タイミングテストを利用するLSI製造後スキュー調整アルゴリズム2011

    • 著者名/発表者名
      李健, 金子峰雄
    • 学会等名
      電子情報通信学会基礎・境界ソサイエティ大会,講演A-3-17,基礎・境界講演論文集p.91
    • 発表場所
      北海道大学(北海道)
    • 年月日
      2011-09-16
  • [学会発表] On the NP-Hardness of Minimum-Period Register Binding2011

    • 著者名/発表者名
      Keisuke Inoue, Mineo Kaneko
    • 学会等名
      電子情報通信学会基礎・境界ソサイエティ大会講演A-1-15,基礎・境界講演論文集p.15
    • 発表場所
      北海道大学(北海道)
    • 年月日
      2011-09-15

URL: 

公開日: 2013-06-26  

サービス概要 検索マニュアル よくある質問 お知らせ 利用規程 科研費による研究の帰属

Powered by NII kakenhi