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本研究は，極微細集積回路において，製造ばらつきに起因する動作タイミング誤りを解消し，チップ個別・固有の性能を最大限に引き出す『製造後タイミングスキュー調整(Post Silicon Skew Tuning：PSST)』が効果的に機能するためのデータパス回路の特徴解明と最適合成手法の確立を目指すものである．この目的に対して本年度の成果は大きく次の２点にまとめられる．
1. PSSTのための高位合成：
PSSTにおいて，製造後タイミングスキュー調整のための遅延調整回路(Programmable Delay Element: PDE)挿入は他方で回路面積の増大，消費電力の増大を招くため，なるべく少ない個数のPDEにて高い調整性能を実現できることが望ましい．こうした観点から，回路中の全てのレジスタに専用のPDEを配置することを前提とした前年度までの合成に代わり，指定された遅延ばらつき幅の下でタイミング誤りを解消でき，なおかつ使用するPDEの個数を最小化する高位合成手法を検討・提案した．
2．PSSTのためのPDE調整アルゴリズム：
実際のPSSTの適用には，製造後の個別チップに対するスキュー調整を行う手続を設計する必要がある．前年度においてセットアップ・タイミング・テストとホールド・タイミング・テストを組織的に繰り返して調整量を確定する手法を提案したが，この年度においては，回路動作時の動的な変動によるタイミング誤り危険性を最小化するための「タイミング余裕制御型スキュー調整アルゴリズム」を開発した．この手法は，目指すPDE設定値に対して，タイミング条件がより厳しいテスト用PDE設定値を用いてタイミングテストを行うものであるが，この際に新しく生じるテスト用PDE設定最小化問題を明らかにし，その問題の性質を明らかにした．
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