| 研究課題/領域番号 |
22560331
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| 研究機関 | 広島大学 |
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研究代表者 |
MATTAUSCH HansJ. 広島大学, ナノデバイス・バイオ融合科学研究所, 教授 (20291487)
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| キーワード | パターンマッチング / 電子デバイス / 集積回路 |
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| 研究概要 |
本年度は、180nmのCMOS技術で設計そして製造された全体のタイムドメイン連想メモリのテストチップを測定・分析した。達成できた連想メモリの高水準性能は0.9-8.8ps/bitの高速検索時間、0.64μW/bitの低消費電力と0.9Vの低電源電圧の動作である。但し、試作プロセスのばらつきの影響による誤検索率はまだ改善すべきであった。得られた180nmのCMOSテストチップに関する分析結果をSSDM'2011国際会議で発表した。
180nmのCMOSテストチップの解析で確認された、試作プロセスのばらつきの影響による誤検索率をレイアウト方式の改善で削減する予定がある。
タイムドメイン連想メモリの更なる検索時間短縮と消費電力削減のために新た方法を開発した。高速化を得られるために、n-ビットの比較結果をリング発振器の遅延ステージで同じに処理する。n-ビットの遅延ステージのコンセプトはリング発振器の信号を、すべてのビットが一致した場合、n-ビットのステージを単にバイパスする。従って、ウイナー検索の最小遅延時間を1-ビットの遅延ステージと比べておおよその要因によって1/nを低減することを可能にする。n-ビット遅延ステージのコンセプトを実現するために開発した重要な回路はn-ビットの比較結果に基づいて、ステージのn+1遅延パスの中で、正しいパスを選択する。このために、効率的なエンコード手法を新しいエンコード回路で実現した。
さらに、180nmのCMOS技術の設計経験を最先端の65nmCMOS技術での回路とテストチップ設計のために利用していた。プロセスばらつきに対するロバスト性を実現する非常に難しい課題を重点的に与えた。低電源電圧の正式な動作のためにはトランジスタのしきい値に近い回路動作は2番目の開発焦点であった。設計したテストチップは512ビットの128参照パターンを保持する。
または、新しいディジタル連想メモリも本年度を発明し、特許出願を行う予定がある。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
現在までに「リング発振器に基づく、超低消費電力・スケーラブル・タイムドメイン連想メモリ」の研究については、当初予定していた目標を全て達成出来ている。更に、当初に予定されて無い新たなディジタル連想メモリコンセプトは開発された。
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| 今後の研究の推進方策 |
今後はタイムドメイン連想メモリを創出するために、設計した65nm CMOSテストチップを解析する。製造ばらつきによる誤検出率に関するは十分小さい値が達成出来た場合、モバイル機器への応用を目指す。
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