| 研究概要 |
平成23年度は,上記目的の1および2に関連して,下記2項目の研究を実施した.
(a)MV-CML/CMOS混載回路によるRSA暗号プロセッサの開発
前年度に開発した冪乗剰余演算プロセッサアーキテクチャを元にMV-CML/CMOS混載回路によるRSA暗号プロセッサを開発した.RSA暗号の暗号化・復号は冪乗剰余演算そのものであるため,シーケンサやメモリ部分は同アーキテクチャの軽微な拡張や変更により実現した.一方,データパス部分は,MV-CML回路で高性能に実装するため,演算器を非2進数演算アルゴリズムにより実現した.本研究では,特に冗長2進数系による高速加算アルゴリズムの使用を検討した.前年度に開発した設計フローを用いて,設計したRSA暗号プロセッサの回路合成を実施するとともに,その演算性能を評価した.
(b)RSA暗号プロセッサに対するサイドチャネル攻撃実験環境の構築
本研究で開発したRSA暗号プロセッサのサイドチャネル攻撃耐性を評価するために実験環境を構築した.具体的には,CMOS回路で開発したRSA暗号プロセッサのプロトタイプをASICで実装し,そのサイドチャネル情報(消費電力や放射電磁波)を測定するためのシステムを構築した.本実験では,本申請者が開発したサイドチャネル攻撃標準評価ボードSASEBO-RにASICを搭載し,マイクロ磁界プローブ等を用いて消費電力や放射電磁波を詳細に測定すること検討した.また,Xilinx FPGAのディジタルクロック制御機能を利用して意図的にクロック信号にグリッチを発生させ,故障利用攻撃を実施するための回路を設計した.
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