| 研究概要 |
本研究の目的を達成するために,以下の3つのサブテーマを設定し研究を遂行している.
(a)TSV実装技術の調査とTSVの電気特性解析・モデル化,
(b)3次元積層のための回路分割手法の確立
(c)細粒度三次元LSI積層技術を用いた算術演算回路の設計指針の検討
平成23年は特に,(a)TSVの解析・モデル化の高度化,および(c)細粒度三次元LSI積層技術を用いた算術演算回路の設計指針の検討に取り組んだ.
(a)に関しては,様々な加工技術によるTSVと既存の2次元設計における配線を,遅延,電力,面積の観点から定量的に評価することで,3次元積層が効果的に低消費電力,高速化に貢献可能な回路の設計空間を明らかにした.(b)に関しては,単精度,倍精度の浮動小数点加算回路,乗算回路を対象とした回路分割手法の検討を行った.これらの検討の結果,既存のTSVのRC遅延は,論理素子間を結ぶ微細な配線と比較して非常に大きいことから,クリティカルパス上にTSVを挿入することによって,最大遅延時間・消費電力が増加する可能性があることを確認した.この結果に基づき,クリティカルパスを同一レイヤに配置する回路分割手法を提案した.また,設計の容易さを考慮し,論理設計段階で回路分割を行う手法の検討も行った.(c)では,(a),(b)で得られた結果に基づき,単精度,倍精度の浮動小数点加算回路,乗算回路の設計を行い,適切にTSVと半導体加工技術の組み合わせを選択することで,3次元積層技術により,高速,低消費電力な回路設計が可能であることを明らかにした.さらに,3次元積層技術の適用範囲の拡大を目的に,演算回路のみならならず,3次元積層技術をもちいたマルチベクトルプロセッサのアーキテクチャ設計,大規模オンチップメモリ設計の検討も行った.これらの成果を2件の国際会議論文(査読有り),2件の国際会議発表(査読有り),2件の研究会報告として発表した.
|
