| 研究概要 |
プロセッサの性能向上を維持するため,チップに複数のプロセッサコアを集積し,スレッドレベルの並列性を活用してスループットの向上を狙うマルチコアプロセッサが注目されている.
市場では2個から8個程度のコアを搭載するマルチコアプロセッサが普及している.また,半導体技術の進歩により,今後も,チップに搭載されるコアの数は増加していくと予想されており,1つのチップに数十個あるいは数百個のコアを搭載するメニーコアプロセッサの性能を引き出す研究が必要とされている.本研究では,そのようなメニーコアプロセッサの高性能化のための方式開発に取り組んでいる.
平成23年度は、コア融合機能を持つメニーコアプロセッサとして開発を進めているCoreSymphonyアーキテクチャの改良および部分的な実装をおこなった。
複雑なハードウェアを必要としていた従来のCoreSymphonyアーキテクチャのフロントエンド部を見直し,現実的な構成のフロントエンドの構成を提案した。具体的には,複数分岐予測器の一つである
Tree-based Multiple Branch Predictorを用いることで分岐予測のハードウェアの軽減を実現した.また,プロセッサバックエンドについても,ハードウェアの複雑さを削減する仕組みの検討をおこなった.プロセッサの実装に関しては,CoreSymphonyアーキテクチャを適用したプロセッサの実装に取り組んだ.主に,CoreSymphonyアーキテクチャのフロントエンド部分をハードウェア記述言語にて記述し,FPGAをターゲットとして論理合成することでハードウェア規模と複雑さを評価した.その結果,コア融合の仕組みがプロセッサ全体の動作周波数に悪影響を与える可能性が低いことを明らかにした.
|
