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近年、VLSI(超大規模集積回路)の微細化・高速化に伴うトランジスタの遅延ばらつきが大きくなっており、生産テストにおける動作タイミングの正確性を保証する遅延テストが不可欠になっている。遅延は動作時の温度や電圧などにより変動するため、そのVLSIが実際に使われる温度や電力消費状況を考慮しなければ正確なテストはできないが、既存の手法ではまだほとんど考慮されておらず、今後歩留まり損失や不良品の見逃しが深刻な問題になると考えられる。
本研究では、通常動作状況をテスト制約として抽出し、これを用いて高精度な遅延テストを実現することを目的とする。高精度遅延テストは、(1)VLSIの用途に依存しないテストと、(2)用途を考慮したテストの2段階で行うことを考える。本年度は、(1)を実現するためのテスト時の通常動作状況への制約方法としてテスト生成ツール(ATPG)が生成するテスト系列に対するソフトウェア制約を用いる方法を検討した。本年度の成果を以下に示す。
1.フレームワーク構築:市販のテスト生成ツールの入力となるテスト対象回路の入出力に、擬似的(ソフトウェア的に)に制約回路を接続(制約)してテスト生成を行うための環境を構築。
2.疑似制約回路設計:与えられた順序回路から、レジスタ転送レベルの状態遷移情報およびデータ転送情報を利用したテスト生成制約回路設計法を提案。
3.実験的評価:テスト生成時間とテスト系列長を評価するとともに、歩留まり損失および消費電力を評価した。
これらの成果の一部を国際会議で発表した。
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