研究課題
近年、VLSI(超大規模集積回路)の製造プロセス微細化により、製造ばらつきに伴う遅延ばらつきが顕在化し、遅延テストが不可欠になっている。回路遅延は動作時の温度や電圧などにより変動するため、実際に使われる温度や電力消費状況を考慮しなければ正確な遅延テストはできない。正確な遅延テストを実現するため、平成25年度は次の３つのサブテーマ：（１）高品質遅延テストのためのパターン生成、（２）ＢＩＳＴにおける高品質遅延テスト、（３）ＲＴレベル非スキャン設計への拡張、に取り組んだ。（１）においては、用途に応じた高品質テストを行うための要素技術に関する研究開発を行った。具体的には、システムクロックよりも高速のクロックを用いる場合にも正しくテストを行うためのテストパターンを生成する技術として、平成24年度に基本手法として提案したハザードを考慮したテスト生成法について、評価のためのプロトタイプシステムの作成および故障検出率の低下を削減する手法を提案した。本成果は研究集会での口頭発表を行った。（２）スキャンベースBISTにおける高品質遅延テストにおいても、平成24年度に提案したLFSRシード生成法について、引き続き評価を重ね、要素技術として2件の特許出願を行った。さらに、実用化を考慮し、シードから複数疑似ランダムパターンを発生させた場合の検出率の評価を行った。また、BISTにおける検出率向上のための技術であるランダム反転機構およびフェーズシフタを用いる場合にも対応した。さらに、BISTにおけるスキャンシフト時の消費電力を削減するための空送り方式にも対応した。（３）では、ゲートレベルに対して提案してきたスキャンBIST向け高品質シード生成法をＲＴレベル非スキャン設計にも対応した。具体的には、既存のRTレベル非スキャンベースBISTに対して、遅延テスト品質の評価を行うとともに、それに用いるLFSRシードの生成手法を提案した。
25年度が最終年度であるため、記入しない。
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Proceedings of 2013 Seventh International Conference on Complex, Intelligent, and Software Intensive Systems
巻: なし ページ: 755-759
10.1109/CISIS.2013.136
