| 研究課題/領域番号 |
22H00208
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| 研究機関 | 東京大学 |
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研究代表者 |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| キーワード | MOS型トランジスタ / ゲルマニウム / III-V族半導体 |
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| 研究実績の概要 |
(1) 実験的検討では、(111)GOI基板をsmart cut法で作製するに当り、結晶性の回復のためのアニーリングにより、GOIと埋め込み酸化膜界面が劣化する可能性が懸念点となっている。そこで、界面劣化の様子と最適なアニール条件の決定のため、Al2O3/GeOx/(111)および(100) n-Ge構造に対する、堆積後熱処理（PDA）の影響を、真空、N2、O2雰囲気下で300℃から650℃の温度範囲で実験的に調べた所、PDA温度の上昇につれて、界面準位密度（Dit）が減少し、550℃および600℃でのPDA後の(111) Ge界面において、約3E11 eV-1cm-2の最小Ditが実現されることが分かった。結果として、Al2O3/GeOx/Ge界面は、Smart-cutによるGOI埋め込み酸化膜構造に適していることが示された。また、優れたInAs MOS界面実現を目指すに当たり、InAs MOS界面におけるDitの正確な評価法を検討し、40 K以下の測定温度での高周波C-V法が適切であることを明らかにした。この際、C-Vスキャンでは、遅い準位の応答を抑制するため、限られたゲート電圧範囲を用いる必要であることを示した。
(2) 理論的検討では、表面ラフネス（膜厚ゆらぎ）散乱により決まる移動度の定量的決定を目指して、従来の線形モデルに比べて定量性の高い、非線形ポテンシャルを導入した物理モデルの構築を進めた。空間平均された摂動ハミルトニアンの概念を導入することにより、ラフネスのある界面における二次元電子ガスの基底状態を用いることが、定式化に当たり、重要であることを示した。このモデルの下で、Siバルクおよび極薄膜SOI nチャネルMOSFETの移動度を計算し、電子顕微鑑観察によって実験的に得られた粗さパラメータを用いて、室温の実験的な移動度を定量的に説明できることを示した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
極薄膜nチャネルMOSFETとして最も有望と考えられる(111)面Ge-On-Insulator (GOI)と(111)面InAs-On-Insulator (InAs-OI)に関して、今年度は薄膜チャネル形成技術の基礎固めを進めることができ、概ね順調に進展していると言える。特に、薄膜チャネルでの移動度の向上を目指す上で、上面と裏面のMOS界面特性が極めて大きな影響を及ぼすことから、界面特性の改善を通じて、優れた極薄膜チャネルnチャネルMOSFETを実現することが、重要と考えられる。今後、smart cut技術と組み合わせ、チャネル形成技術を高品質化することで、高移動度のnチャネルMOSFETの実証を目指す。
一方、pチャネルMOSFETでは、圧縮ひずみの活用が有望であり、この目的のためには、基板作製技術として酸化濃縮技術を活用することが有効である。加えてpチャネルMOSFETでは、(110)面の活用が有効であることが知られていることから、圧縮ひずみを最適化した(110) SiGe-OI (SGOI) pチャネルMOSFETの実証を進める。この目的のため、これまでに多くの実験的検証を進めてきており、酸化濃縮やチャネル薄膜化の技術を十分蓄積しているので、大きな技術的困難なく素子実証ができるものと期待している。
表面ラスネス（膜厚ゆらぎ）散乱移動度の理論的検討は、nチャネルMOSFETが中心となるが、基本コンセプトである非線形ポテンシャルと空間平均された摂動ハミルトニアンの物理モデル導入済みであり、その妥当性は概ね実証されている。今後、定量性の向上に加え、実験結果との比較を通じた実験の物理的解釈に活用していくことができると考えている。
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| 今後の研究の推進方策 |
(1) 実験的検討として、今後は、(111) GOI、(110)SiGe-OI、(111) InAs-OI の3つのチャネル系を対象として、極薄膜MOSFETを作製し実験的に評価する。基板形成技術としては、(111) GOI、(111) InAs-OI基板 に対してはsmart cut技術, (110)SiGe-OIに関しては酸化濃縮技術を用いる。(111) GOI構造に対しては、smart cut法による基板形成方法の確立を進めると共に、裏面MOS界面特性向上のためのプロセス技術の検討を進め、nMOSFET動作の実証を目指す。また、高移動度実現の上で重要な界面欠陥の少ないMOS界面制御技術の検討も進める。(110)SGOI構造に対しては、濃縮プロセスの最適化により、結晶欠陥の少ないSGOI層の実現を進めると共に、細線構造の導入によって異方的ひずみの導入を試み、高い正孔移動度が実現できるpMOSFETの実証を進めると共に、その電気特性を理解するための物理機構の解明を目指す。(111) InAs-OI構造に対しては、界面準位や遅い酸化膜中準位低減のためのゲートスタック形成技術の検討を進める。加えて、高性能のMOSFETを実現する上で重要な金属とのコンタクト抵抗の精密評価と低減手法の確立についても検討を開始する。
(2) 理論的検討として、極薄チャネル半導体のキャリア輸送特性とMOS界面移動度を定量的に理解するために、表面ラフネス（膜厚ゆらぎ）散乱の物理モデルの確立の検討を継続する。今後、特に、低温での移動度を定量的に説明するための物理モデルの確立を目指して、スクリーニングモデルの妥当性の検証を進め、実測移動度の再現を進める。更に、表面ラフネス散乱により決まる実効移動度の実効電界に対するユニバーサリティの物理的起源に関しても、理論の観点からの検討を行う。
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