| 研究課題/領域番号 |
22K11953
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| 研究機関 | 京都大学 |
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研究代表者 |
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| キーワード | MOSトランジスタ / アナログ回路 / 統計的選択 / 順序統計 / AD変換回路 / ばらつき / 経年劣化 |
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| 研究実績の概要 |
本研究では，アナログ回路の順序統計に基づく設計方法を提案し，アナログ集積回路の低消費エネルギー化と長寿命化を両立させる．従来の特性ばらつきと経年劣化の対策に特殊回路や回路大面積化などが採用され，大きなエネルギー損が発生する．本研究では，ばらつきと経年劣化の両方の対策を順序統計の応用により実現する手法を研究する．順序統計に基づく設計では多数の小面積の部品から，特性の順位に基づいて必要な部品のみを選択する．順位は大小関係の診断のみで行うことができるため，安価なディジタル技術でチップ上に実装可能である．以上を達成するために，本年度では順序統計に基づく設計手法について次の検討を行った．
高速フラッシュ型AD変換回路を対象にコンパレータ回路のオフセット電圧のばらつきを65nmプロセスに試作したチップを用いて定量的に評価した．255個のコンパレータのオフセット電圧の分布を評価し，温度によってオフセット電圧の変化率の統計情報を取得した．オフセット電圧の温度依存性の統計情報は貴重なものであり，従来その定量的な報告がなかった．測定した結果をテスト技術に関する国際学会であるICMTSにて発表を行った．発表内容はベストペーパに選ばれるほどテスト分野の人々に高く評価された．
次に，コンパレータのオフセット電圧を参照電圧として活用する低消費電力のフラッシュ型AD変換回路の設計及び実測による評価を行った．オフセット電圧を参照電圧として活用するために，多数のコンパレータから目標の参照電圧と等しいオフセット電圧を持つコンパレータを選択する必要があり，その選択手法に順序統計の応用を提案している．本年度は，その順序統計に基づいた選択手法によるAD変換回路の最適化手法を提案した，回路系の国際学会であるNEWCASにて論文発表を行った．発表した内容は高く評価され，IEEE論文誌の特集号に招待された．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
本研究の当初計画では，多数のコンパレータから中央に位置するものを順序統計により選択することを想定していた．提案手法を検討しているうちに，同じコンパレータ内の差動対のトランジスタ組を冗長化させることにより多数の組み合わせが実現できることに気づいた．これにより，例えば，たったの13個のトランジスタ組から3個を自由に選択すると，8万個以上の組み合わせが実現される．すなわち，組み合わせによりより必要なオフセット電圧をより正確に選択することができるようになる．多数の組み合わせから必要なものを選択する手法は従来も報告されているが，本研究では同じ組み合わせ数をより少ない部品で実現する方法を実現できるような構造を設計中である．従って，提案時の研究内容が大幅に進展し，今後検討中の回路を実際に試作し，実シリコンチップの評価により検証していく．
研究の計画以上の進展のもう1つの理由として，コンパレータ単体のオフセット電圧の定量的な評価を行い，より正確な分布を取得できたことがあげられる．特に，オフセット電圧は温度依存性を持っていることを示し，温度変化に対して選択し直す必要がある問題が明らかになった．従って，回路の動作中に部品を定期的に選定し直す必要があり，選定に必要な時間を極力小さくする手法の検討が必要となった．部品選定に必要な時間を削減する回路構造およびアルゴリズムについて検討を行い，大きな手がかりを掴んだ．今後はこれらの各種法をシミュレーションと実測により実証していく予定である．
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| 今後の研究の推進方策 |
再構成可能なコンパレータ回路を用いたフラッシュ型AD変換回路をTSMCの65nmプロセスにてチップ試作を行う．そのために，次の部分回路について設計を行っていく．(1) 再構成可能なコンパレータの最適化およびレイアウト作成，(2) 順序を推定するための回路機構の設計とレイアウト作成，(3) 再構成可能なコンパレータ内のトランジスタの選択により実現される組み合わせから必要な組み合わせを選択するアルゴリズムをハードウェア実装，(4) サンプル＆ホールド回路の設計とレイアウト作成，(5) AD変換回路全体の設計とレイアウト作成．
(1)の再構成可能なコンパレータの設計に数値シミュレーションを行い，最適なトランジスタ数と選択する個数を決定する．(2)のトランジスタ特性の順序を推定するに電流を時間に変換する仕組みを採用し，時間測定により順序推定を行う．時間測定に高分解能のTDC（Time-to-Digital Converter）が必要であり，数10 psの分解能を実現するための方式を文献から採用する．(3)のハードウェア実装のためにハードウェア記述言語により設計を行い，自動配置配線を行う．(4)について典型的なトポロジーを採用する．最後はこれらの部品回路を集積化してAD変換回路全体を完成させ，全体の検証を行う．
チップ試作後，チップの測定のための評価ボードの設計を行う．目標は動作速度は2GS/sであり，高速の信号入力及びクロック信号生成に工夫が必要である．高周波数入力に対してAD変換回路の特性を評価するために，チップを基板上に直接実装し，会社と連携をしながら設計を行う．最後に，評価結果に基づいて論文発表を行い，さらなる発展に向けて問題の発見と調査を続ける予定である．
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| 次年度使用額が生じた理由 |
本年度は研究の1年目であり，主に回路構造の理論検討と過去の設計遺産を利用した評価を行った．検討した方式に基づいて次年度に実際に最先端プロセスにチップ試作を行い，提案手法の妥当性を検証していく．チップ試作に150万程度が必要であるため，本年度の使用額を控えめにして次年度使用額として残すよう研究を進めた．
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