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本研究では、インターネットに接続される小型デバイス（IoTデバイス）のセキュリティ強化を目的として、情報を安全に保護するための新しい対策を検討した。具体的には、CやC++といったプログラミング言語からデジタル回路に自動で変換する高位合成技術を用いてFPGA上に設計されたAES回路の安全性を評価した。当該研究では、異なるクロック周期を持つ7つのAES回路を設計し、そのサイドチャネル漏洩量を評価した。この研究ではAESの回路クロック周期と電力サンプリング間隔の関係に着目し、これらがサイドチャネル情報の漏えいに対してどのような影響を及ぼすかを実験的に明らかにした。実験結果から、クロック周期とサンプリング間隔は、サイドチャネル情報の漏えい量において相互干渉しないことが明らかとなった。
また、別の研究として、CPU上で動作するAESにおいて、暗号化の際にデータをランダムに配置するシャッフリング技術を応用し、拡張した。従来のシャッフリング技術は、AESにおけるS-Box関数の実行順序を単にランダム化するのみで、組合せが非常に少なく、容易に暗号鍵の特定が為されていた。しかし本研究で提案するシャッフリング技術は、S-Box関数を実行する際に実行順序をランダム化するだけでなく、マスキングを複数回冗長的に行うことで組合せ爆発を起こし、暗号鍵の解析を困難にしている。実験結果から、前述した処理を追加したことにより約1.12倍の実行時間増大となったが、従来のシャッフリングに比べて暗号鍵の解読が困難になることを確認した。
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