| 研究課題/領域番号 |
22J23506
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| 配分区分 | 補助金 |
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| 研究機関 | 東京工業大学 |
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研究代表者 |
鈴木 淳之介 東京工業大学, 工学院, 特別研究員(DC1)
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| 研究期間 (年度) |
2022-04-22 – 2025-03-31
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| キーワード | ニューラルネットワーク / 超低電力エッジAI / 推論アクセラレータ / ハードウェアアーキテクチャ / 量子化 |
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| 研究実績の概要 |
2022年度は，環境の変化や計算資源制約に基づき計算量を適応的に調整可能な推論アクセラレータであるPianissimoを40nmプロセスで作成し評価を行なった．Pianisssimoは，1）単一のNN重みで複数のビット幅表現を可能とするProgressiveNNと2）イベント駆動型センサからの情報をもとに，非動体領域の計算を削減するブロックスキップの２つのアルゴリズムをもとに，計算量・精度のトレードオフ調整を可能とする．ProgressiveNNについては，層レベル（混合精度），タスクレベルのビット幅調整（適応精度）の２つのトレードオフ調整戦略について評価を行った．Pianissimoでは，RISCとHWコントローラの協調制御により，これらの柔軟な制御を実現している．
評価実験では，Pianissimoが他の超低電力DNNアクセラレータと比較して競争力のある性能（0.49~1.25 TOPS/W）を示しつつ，サブmWクラスの超低電力（793~1032 μW）が達成可能であることを確認した．超低電力実現には，3層のメモリ構造によるデータ再利用の最大化，クロックゲーティングによる全体電力消費の削減，ベースとなる２つのアルゴリズムが大きく寄与している．また，適応精度を用いることで1－4ビット幅において精度・計算量のトレードオフが確認でき，これら２つを組み合わせることで，平均ビット幅にビット程度で飽和モデルと同程度の精度が実現可能であることを確認した．また，ビット幅を狭めることで固定FPSでの電力消費を削減可能であることを示した．ブロックスキップについては，一般的な3×3畳み込み層に適用し，適用しなかった場合（3.0~1.8 TOPS/W）と比較して性能の大幅な改善（27.7~10.2 TOPS/W）を確認した．
これらの結果はVLSI2023に採択され，6月に発表予定である．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は，当初の予定通り発表済みのアルゴリズムをベースとした推論アクセラレータの開発を行い，40nmプロセスでのプロトタイプチップ作成・評価を行なった．作成チップは，最新の超軽量ニューラルネットワーク（NN）モデルにおいて実用的な性能を示しつつ，サブmWクラスを達成した．これらの成果はトップ学会の１つである，Symposium on VLSI Technology and Circuits（VLSI 2023）に採択された．また，並行して高並列・高精度NNアクセラレータのField Programmable Gate Array（FPGA）設計，およびオンチップ学習に関する調査を進めており，本研究課題が順調に進展していると考える．
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| 今後の研究の推進方策 |
現時点では，超低消費電力推論アクセラレータに関して成果が得られており，現在，VLSI 2023発表に向けて準備中である．また，同成果を拡張し，論文誌として投稿する予定である．高並列NN推論アクセラレータのFPGA設計についてはおおよそ設計の目処が立っており，今後，設計を完了させ各種評価を行う予定である．
2023年度は，これら推論アクセラレータの知見を生かしつつ，低消費電力かつ高効率な学習アクセラレータ向けアルゴリズムの研究課題に取り組む．学習アルゴリズムは，低消費電力なハードウェアを想定し，低メモリ使用，低精度量子化をベースとして検討を進める．これらのアルゴリズムの開発および評価実験を行い，成果を論文として発表していく予定である．
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