| 研究概要 |
現在,データ並列処理を指向するプロセッサにおいては,高い最大性能を達成するためにSIMD(Single-Instruction/Multiple-Data stream)が重要な役割を果たしている.しかしSIMDは,プログラマビリティの点で問題があり,ますます複雑化するアプリケーションの要求には早晩応えられなくなると考えられる.
そこで本研究では,SIMDプロセッサに匹敵する最大性能と,汎用(スーパスカラ)プロセッサに匹敵するプログラマビリティを両立するデータ並列プロセッサの開発を目指す.
本応募研究課題は,「プログラマビリティと最大性能を両立するベクトル・アーキテクチャの研究」(基盤研究(B),平成20～22年度)の成果を受けて,継続・発展させるものである.先行課題では,主にシミュレーションによる提案技術の性能評価とレイアウト設計による回路面積の評価を行った.本応募研究課題では以下を行う:
1.先行研究で行ったレイアウト設計による回路評価を継続して行う.
2.System Verilogを用いて,提案技術をすべて組み込んだプロセッサを設計する.
3.得られた設計をFPGAに実装する.
4.LSI試作により有効性を検証する.
本年度は,1と2を,並行して遂行した.
1に関して,非レイテンシ指向レジスタ・キャッシュ・システムをの回路設計～レイアウト設計を行い,回路面積の大幅な削減が達成されることを実証した.
2に関しては,フレームワークに相当する部分の設計を完了した.
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初計画どおり,上記1と2を並行して遂行した.1に関して,非レイテンシ指向レジスタ・キャッシュ・システムをの回路設計～レイアウト設計を行い,回路面積の大幅な削減が達成されることを実証した.2に関しては,フレームワークに相当する部分の設計を完了した.
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