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現在，データ並列処理を指向するプロセッサにおいては，高い最大性能を達成するためにSIMD (Single-Instruction/Multiple-Data stream) が重要な役割を果たしている．しかしSIMDは，プログラマビリティの点で問題があり，ますます複雑化するアプリケーションの要求に応えられなくなってきている．そこで本研究では，SIMDプロセッサに匹敵する最大性能と汎用（スーパスカラ）プロセッサに匹敵するプログラマビリティを両立するデータ並列プロセッサの開発を目指す．本研究課題では，「プログラマビリティと最大性能を両立するベクトル・アーキテクチャの研究」（基盤研究（B），H20～22年度）の成果を受けて継続・発展させるものである．先行課題では，主にシミュレーションによる提案技術の性能評価とレイアウト設計による回路面積の評価を行った．本研究課題では以下を行った：
1. 先行研究で行ったレイアウト設計による回路評価を継続して行う．
2. System Verilogを用いて，提案技術をすべて組み込んだプロセッサを設計する．
3. 得られた設計を FPGAに実装する．
4. LSI 試作により，有効性を検証する．
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