研究課題
HEVC符号化アルゴリズムの低演算量化、ハードウェア化を目的として、昨年度までに検討を行っていた動き予測、適応型補間フィルタ、直交変換・量子化等の検討を発展させ、2013年1年に発表されたHEVCの最終標準仕様を踏まえた取り組みを引き続き行った。得に、昨年度から検討に着手したイントラ予測に加え、符号化と雑音に伴う信号波形歪を補正する新しいツールとして加わった、サンプル・アダプティブ・オフセット(SAO)に注力した。イントラ予測では、画素勾配解析やモード改善などにより、43%の演算量削減を可能にした。SAOは、クラス結合手法、事前決定手法、ブロック境界予測手法などを提案した。クラス結合手法は類似処理を結合することで処理時間を削減,事前決定手法は検索範囲を縮小することで処理時間を削減している。一方、ブロック境界予測手法はDeblocking Filterとのデータ依存問題を解決することでループ内フィルタ全体の並列化が可能にしている。これらの提案手法を組み合わせることで、SAO 処理時間は最大平均 31.27%削減でき、BD-bitrate が平均 0.17%削減できることを確認した。ハードウェア実装に直接関わる成果としては、画像コーデック向けの3DスタックフェーズチャージRAMを考案し、52-57%の消費電力削減の見通しを得た。また、将来のTV会議システム応用につながる、Scalable Video Extension(SVC)の検討を行い、各種動画像圧縮フォーマット間の低演算量トランスコーダアルゴリズムの成果を発信した。さらに、動画像圧縮を含む各種映像システムプロダクト差別化のキーとなる、実時間特徴抽出のハードウェアエンジン、空間的・時間的情報および連結性を考慮したKOI (Keypoint of Interest)抽出アルゴリズム、低演算量物体追跡アルゴリズムなどを実現し、成果発信を行った。
25年度が最終年度であるため、記入しない。
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IEICE Trans. Fundamentals
巻: Vol. E97-A, No. 2 ページ: 501-509
10.1587/transfun.E97.A.501
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10.1587/transfun.E96.A.2142
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10.1587/transfun.E96.A.1376
http://www.waseda.jp/sem-ikenaga/content/research/research-J.htm
http://www.waseda.jp/sem-ikenaga/content/research/publications-J.htm