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PPCの考え方を用いた回路技術に関して研究を行った。具体的には、PPC技術で設計された演算器（加算器、減算器、乗算器）の製造歩留まりの期待値の計算方法、PPC演算器を用いて設計されたデータパスの製造歩留まりの期待値の計算方法を組み合わせて、データパスの歩留まりの期待値を最大化する高位合成（アロケーションとバインディング）手法の改良と評価を行った。また、PPCの回路合成において、従来とは異なる LUT の挿入位置の検討を行い、従来手法に対して 3 入力 LUT で合成した PPC では平均約 10%、4 入力 LUT で合成した PPC では平均約 34%の歩留まりが向上できることを明らかにした。そして実験により得られた知見をもとに、LUTの挿入位置の探索する設計空間を限定することで、平均約 80%の設計時間を削減できることを示した。また、回路の故障率の計算手法として従来知られている手法よりも、正確性を少しだけ犠牲にすることにより、計算時間と必要となるメモリ量を抑えることが得きる手法を開発した。
また、故障に強い回路合成手法の関連する基礎技術として、高位合成の技術に関して多くの研究を進めた。例えば、高位合成を行う前に、動作記述（Cプログラム）を実行し、基本ブロックの実行頻度のプロファイリングを行うことにより、実行頻度の低いパスをマルチサイクル化することで、性能の低下を抑えつつ、周波数を高める設計手法の提案とその評価を行った。さらに、故障に強い回路の適用先として従来の回路と違うものとしては、製造エラーが多いと考えられる回路の中で具体的にバイオチップを考えているが、そのための設計手法に関しても研究を進めた。例えば、今まで考えられていなかった、任意の形のチップを効率的にテストする手法を開発した。
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