研究課題
本研究課題は、ＶＬＳＩシステムの三次元積層化に関して、積層方向に延伸する配線システムのインテグリティ（完全性）を追及する設計技法の導出を目的としている。また、ＩＭＥＣ（ベルギー）を研究協力機関とすることで、ＩＭＥＣが保有する三次元積層型ＶＬＳＩの構築技術と、提案者が保有するオンチップＶＬＳＩ診断技術を持ち寄り、国際的な連携体制のもとで三次元積層ＶＬＳＩプロトタイプチップの実験評価を実現するものである。平成２５年度は、昨年度までに構築した三次元積層チップを用いた三次元積層配線システム、とりわけ電源供給系のインテグリティに関する実験評価およびその電気的な応答特性を説明する等価回路モデルの構築とシミュレーション評価について研究を展開した。具体的には、①マイクロプロセッサやメモリシステムを模擬するデジタル回路と、チップ内部の電圧変動（ノイズ）をその場観測するオンチップモニタを搭載した三次元積層チップにおいて、電源配供給系およびシリコン基板おける動的なノイズの発生・伝播および三次元方向の結合について実験データを取得した。この結果、シリコン貫通ビア（ＴＳＶ）の芯となる垂直方向の金属配線と、側壁絶縁膜を介したシリコン基板との水平方向の容量結合により、ＴＳＶを介した電源供給系のノイズがシリコン基板ノイズとして結合する物理構造を確認した。アナログ・デジタルを混載する高性能ミックストシグナルＶＬＳＩにおいて、三次元積層構造を活用することで縦方向のチップ間ノイズ結合の低減が期待されるが、高い周波数のノイズ対策レイアウトとしてＴＳＶによる容量結合を考慮する必要があることが示された。また、②三次元積層ＶＬＳＩシステムにおいて、ＴＳＶを含む三次元配線システムとシリコン基板からなる等価回路モデルを構築することで周波数応答特性について実験結果と整合するシミュレーションが可能であることを明らかにした。
25年度が最終年度であるため、記入しない。
すべて 2014 2013 その他
すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (2件)
IEEE Transactions on Components, Packaging and Manufacturing Technology
巻: 4 ページ: 掲載確定
Proceedings of 2014 International Symposium on Electromagnetic Compatibility, Tokyo
巻: 2014 ページ: 362-365
