研究課題
平成２４年度に低動作電圧制御発振器回路を設計し、学外のファブで試作したチップの評価ならびに考察を行った。また、低動作電圧パワーアンプの回路方式を検討し、回路シミュレーションを行った。(1) 電圧制御発振器CMOSプロセスを用いて、0.3～0.5 Vで動作する発振器ICの評価を行った結果、次の結果が得られた。動作電圧＝0.5 Vでは、制御電圧を0.0～0.5Vに可変することで、発振周波数＝2.09～2.29 GHzの発振を確認した。この時の消費電力は2.6mWであった。動作電圧＝0.3 Vにおいては、制御電圧を0.0～0.3Vに可変することで、発振周波数＝2.22～2.43 GHzの発振を確認した。この時の消費電力はわずか0.576mWであり、また位相雑音は離調周波数＝1MHz時に－111dBc/Hzであった。以上の結果は、CMOSFETのバックゲート効果を利用することで実現されたものである。また、平成２４年度に回路考案し、回路設計並びにレイアウト設計した際に期待された発振周波数が得られており、設計精度の高さを確認した。これらの結果を国際学会(2014 Asia Pacific Microwave Conferenceなど)にて発表した。(2) パワーアンプCMOSプロセスを用いて、0.5Vで動作するパワーアンプの回路設計並びに特性シミュレーションを実施した。回路方式は、高効率特性が期待されるE級アンプ方式を基本とし、低電圧においても高効率が得られるように改善した。その結果、動作周波数＝2.4GHzにおいて、小信号ゲイン＝10 dB、出力パワー＝1mW、電力効率＝18 %がシミュレーションで得られた。本効率は動作電圧が0.5Vであることを考慮すると非常に高効率と言える特性である。
1: 当初の計画以上に進展している
研究は計画以上の進捗で進んでいる。１）発振器のチップ試作・評価結果から、本研究課題の目標である0.5V動作を上回る0.3V動作を達成したことを確認した。この時の消費電力はわずか0.576mWで、発振周波数＝2.2-2.4GHzで、目標の周波数帯を実現した。２）パワーアンプの回路シミュレーション結果から、0.5V動作で出力パワー＝1mW, 効率＝18%、小信号ゲイン＝10dBが得られた。また、動作電圧＝0.3Vの条件でも出力パワー＝0.24mWが得られた。これらのシミュレーション結果を用いて、来年度はチップ試作を進める。
平成２６年度は本研究課題の最終年度である。すでに発振器に関しては目標を上回る成果を達成しているため、主にパワーアンプに注力し研究課題目標の達成を目指す。具体的には、以下の項目について研究を推進する。(1)電源電圧の0.5V以下を実現するため、CMOSFETのバックゲート効果を活用する。また、低動作電圧に適した回路方式を考案する。(2) 高効率化、高出力化のため、0.5V以下の動作においても高効率を実現するための新しい回路方式を検討する。(3) パワーアンプの物理層レイアウト設計を行い、大学外部ファブに試作を依頼する。その後パワーアンプICチップの評価と考察を進める計画である。
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ECTI Transactions on Electrical Engineering, Electronics and Communications
巻: Vol.12, No.1 ページ: 30,36
