| 研究課題/領域番号 |
23500057
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| 研究機関 | 群馬大学 |
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研究代表者 |
魏 書剛 群馬大学, 工学(系)研究科(研究院), 教授 (10251125)
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| 研究期間 (年度) |
2011-04-28 – 2014-03-31
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| キーワード | 算術演算 / ＶＬＳＩアルゴリズム / 剰余乗算 / 最小ＳＤ数表現 |
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| 研究概要 |
剰余演算アルゴリズムおよび剰余演算システムについて、今までの実現方法を調査し、アルゴリズム詳細の解析や実装を行うことにより高速化における問題点を解析した。Signed-Digit（ＳＤ）数表現の剰余加算の高速化のため、符号化などを検討し、回路コストと遅延時間の最適な剰余加算回路の実現方法を提案した。具体的に、２進ＳＤ数の３値を２値符号の２ビットで表現することについて、符号化可能な組み合わせを行い、ハードウェア記述言語ＶＨＤＬによる回路設計と性能評価を実施した。そして、長い語長の剰余乗算について、高速なＳＤ数剰余加算アルゴリズムを用いて、新しい直列型の剰余乗算回路を構築した。以前に提案された剰余乗算回路に比べ、ハードウェアと動作周波数との両方においても性能が大幅に改善された。さらに、これらの演算アルゴリズムおよび演算回路を用いた長い語長の剰余べき乗演算のＲＳＡ暗号化処理回路を設計した。動作確認や回路性能評価などを行った結果、従来の方法に比べ、２０２４ビットの語長でも、高速に暗号化処理を可能にし、ハードウェア実現が１つのＶＬＳＩチップにできることが分かった。また、ＳＤ数表現から最小ＳＤ数を求めるアルゴリズムを提案した。このアルゴリズムを用いることにより最小ＳＤ数表現が得られる証明方法を確立した。ＳＤ数表現を最小ＳＤ数表現へ変換する回路設計も実施した。剰余数系の最小ＳＤ数表現を求めるため、同アルゴリズムが有効に利用できることを明らかにしている。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
ＳＤ数表現を用いた基本演算回路を高速化することができた。符号化による回路設計および評価を行い、最適な回路が得られることが分かった。また、基本剰余加算アルゴリズムを長い語長の剰余演算に適用し、回路動作を確認することができた。さらに、高い性能をもつＲＳＡ暗号処理の高速化を実現することを明らかにした。 最小ＳＤ数の導出に関する研究を、ある程度順調に進めている。しかし、最小ＳＤ数表現を用いた演算アルゴリズムについて、次年度に研究を進め、演算回路を開発したい。
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| 今後の研究の推進方策 |
剰余数系における最小ＳＤ数表現を求めるアルゴリズムを提案する。回路設計およびシミュレーションを実施することにより、性能評価を行う。さらに、この回路を長い語長の剰余演算に用いることにより、高性能の剰余演算システムを開発する。
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| 次年度の研究費の使用計画 |
学会や国際会議に出席し、研究成果の発表や研究調査を行うため、旅費として、５０万円の費用を使用する予定です。また、研究に必要な部品を購入するために、２０万円の研究費を使用する。
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