研究課題
長い語長を持つ剰余演算アルゴリズムおよび剰余演算システムの高速化について、Signed-Digit（ＳＤ）数による演算回路の高速化、演算回数の最小化および演算の並列化を実現するため、アルゴリズム詳細の解析や実装を行い、問題点を解析した。まず、ＳＤ数表現の剰余加算の高速化のため、符号化などを検討し、回路コストと遅延時間の最適な剰余加算回路構成を考察した。具体的に、２進ＳＤ数の３値を２値符号の２ビットで表現することについて、符号化可能な組み合わせを行い、ハードウェア記述言語ＶＨＤＬによる回路設計と性能評価を実施した。そして、長い語長の剰余乗算について、高速なＳＤ数剰余加算アルゴリズムを用いることにより、新しい符号化を使用した直列型剰余乗算回路を構築した。従来の剰余加算回路の一部を使った構造となったため、ハードウェア規模と動作周波数との両方においても性能が大幅に改善された。さらに、これらの演算アルゴリズムおよび演算回路を用いた長い語長の剰余べき乗演算のＲＳＡ暗号化処理回路を設計した。２０２４ビットの語長でも、高速に暗号化処理を可能にし、１つのＶＬＳＩチップに実装できることが分かった。また、ＳＤ数表現から最小ＳＤ数を求めるアルゴリズムを提案し、改良のアルゴリズムを用いる回路構成を考察した。ＳＤ数表現を最小ＳＤ数表現へ変換する回路の改良方法も行った。長い語長をもつ演算システムに、最小ＳＤ数表現を有効に利用できることを明らかにしている。これらの研究結果は、研究会、ワークショップおよび国際会議にて発表された。
2: おおむね順調に進展している
回路システム設計およびアルゴリズムの研究を順調に進展している。最小ＳＤ数表現を求める方法もほぼ確立している。最小ＳＤ数を長い語長演算への応用について検討中である。特に、ＲＳＡ暗号処理のような剰余べき乗について、最小ＳＤ数表現を導入した場合、評価の方法などを検討する必要がある。現在、このような問題を解析している。
最小ＳＤ数表現を導入したアルゴリズムと回路システムの構造を検討する。現在、検討している構造には、剰余除算回路が含まれる。したがって、剰余除算回路についても研究を行う。剰余除算の演算回数は１回だけなので、最小ＳＤ数を有効に使用し演算量を大幅に減らすことにより、長い語長を有する剰余べき乗演算の高速化を実現する。今年度、これらの結果をまとめ、国際会議などで発表したい。
該当なし
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