| 研究概要 |
本年度では，平成23～24年度で考案した高速テストパターン生成方式をハードウェアで構成し，実動作評価を行った．当初から予想していた通り，シミュレーションレベルでは十分に仕様を満たしているにもかかわらずノイズや信号干渉の為に研究は難航した．そのため，一部の仕様を変更し，テスト命令からパターンデータを生成する箇所（命令デコーダ）にデュアルポートメモリを採用することや入出力単位で信号発生モジュールを構成することなどで高速動作を実現した．FPGAを用いて設計試作したハードウェアシステムを用いて実動作評価した結果，LSIテスターを用いたテスト同様に高速機能テストを行うことが確認された．機能テストは，ボードメーカやアセンブリメーカにおける受け入れテストに多く使われているテストである．そのため，本研究の成果を発展させてLSIテスターの代替や補完として利用可能な低コストのテストシステムを開発することは非常に意義のあることと考えている．本研究では，高速機能テスト手法の提案とそれを実現するプロセッサアーキテクチャおよび試作評価を行い，その実現性と有効性を示した．これらの成果は本年度の国際会議にて発表を行った．
"Development of the high-speed test pattern generator for LSI", IEEE WRTLT'13（審査あり）
"Development of the High-Speed Processor for LSI Functional Test", MJIIT-JUC Joint International Symposium 2013(審査あり)
今後は命令データ量圧縮のための高速アルゴリズムの開発およびテストシステム全体のプロセッサ化とコンパイラシステムの開発に取り組み実用化を目指す．
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