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2013 年度 実績報告書

IPを用いたタイルベースNoCのシステムの構成と設計技術に関する研究

研究課題

研究課題/領域番号 23500069
研究機関早稲田大学

研究代表者

渡邊 孝博  早稲田大学, 理工学術院, 教授 (70230969)

キーワードNoC / SoC / PCB / アーキテクチャ / ルーティング / キャッシュ / 低消費電力 / バス配線
研究概要

今年度はこれまでの成果の改良作業と、新課題に対する研究を行った。また最終年度のまとめを行った。研究開発項目は大別して(1) NoC(Network on Chip)のアーキテクチャとルーティング、(3)PCBバス配線の自動化アルゴリズム、(3)低電力キャッシュのアーキテクチャである。 以下では各項目ごとに実績を述べる。
(1)では、物理サイズや信号遅延、消費電力などの点で最適な3次元NoCのアーキテクチャを研究した。3次元ICのTSV(Through-Silicon Via)はそのTSVサイズが大きいために、過剰に用いるとNoCサイズも大きくなる。そこでTSVの適切な個数と配置を求め、レイテンシや消費電力の点で最適なルーティング手法を提案した。また、コスト関数を導入してネットワークのトラフィック混雑を回避するルーティング、リンク故障を回避する耐故障ルーティングを提案した。(2)では、システムの上位レベル実装問題として、PCBバス配線とflip-chipパッケージのI/O接続を研究した。PCBバス配線では等長配線が求められるが、バスの端子位置が不規則な場合には等長経路探索は難しい。そこで、仮想端子を設定して配線長を調整する手法を開発した。さらに配線障害物がある場合や複数層の配線層が利用できる場合などの等長配線手法を提案した。Flip-chipのI/O接続問題では、I/O-padとbump-ball間を電気的に接続するRDL(Re-distributed layer)という特別な配線層での配線経路割当手法が既に提案されている。これの改良として、総配線長を短縮するアルゴリズムを開発し、斜め配線手法を導入してさらなる配線長短縮を実現した。(3)ではプロセッサのL1キャッシュのアーキテクチャについて、構成パラメータの最適化をう低電力機構を提案した。また分岐ミス発生によって生じるオーバヘッドを削減する機構を提案した。

  • 研究成果

    (13件)

すべて 2014 2013 その他

すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (10件) 備考 (1件)

  • [雑誌論文] A Sophisticated Routing Algorithm in 3D NoC with Fixed TSVs for Low Energy and Latency2014

    • 著者名/発表者名
      Xin Jiang, Lian Zeng,Takahiro Watanabe
    • 雑誌名

      IPSJ Trans.SLDM

      巻: 13 ページ: 1-9

    • 査読あり
  • [雑誌論文] LVSの出力情報を活用したVLSI電源配線幅の高速検証システム2013

    • 著者名/発表者名
      亀井智紀 渡邊孝博 川北真裕
    • 雑誌名

      電子情報通信学会 論文誌D

      巻: J96-D ページ: 1330-1337

    • 査読あり
  • [学会発表] Adaptive Router with Predictor using Congestion Degree for 3D Network-on-Chip

    • 著者名/発表者名
      Lian Zeng, Xin Jiang, Takahiro Watanabe
    • 学会等名
      2013 International Soc Design Conference (ISOCC)
    • 発表場所
      Busan, Korea
  • [学会発表] Adaptive Router with Predictor using Congestion Degree

    • 著者名/発表者名
      Lian Zeng, Takahiro Watanabe
    • 学会等名
      電子情報通信学会 2013ソサイエティ大会
    • 発表場所
      Fukuoka
  • [学会発表] Adaptive routing with congestion estimation based on G-table

    • 著者名/発表者名
      Zheng Gong,Lian Zeng,Takahiro Watanabe
    • 学会等名
      電子情報通信学会 2014総合大会
    • 発表場所
      Niigata
  • [学会発表] A Sorting-Based IO Connection Assignment for Flip-Chip Designs

    • 著者名/発表者名
      Ran Zhang, Xue Wei, Takahiro Watanabe
    • 学会等名
      the 10th International Conference on ASIC (ASICON 2013)
    • 発表場所
      Shenzhen, China
  • [学会発表] A Parallel Routing Method for Fixed Pins using Virtual Boundary

    • 著者名/発表者名
      Ran Zhang, Takahiro Watanabe
    • 学会等名
      IEEE 2013 TENCON-Spring
    • 発表場所
      Sydney, Australia
  • [学会発表] Efficient Delay-matching Bus Routing by using Multi-layers

    • 著者名/発表者名
      Yang Tian, Ran Zhang, Takahiro Watanabe
    • 学会等名
      Int.Conf.on Electronics Packaging (ICEP 2014)
    • 発表場所
      Toyama
  • [学会発表] Efficient Length-matching Bus Routing by using Multi-layers

    • 著者名/発表者名
      Yang TIAN, Ran ZHANG, Takahiro WATANABE
    • 学会等名
      電気関係学会九州支部連合大会2013
    • 発表場所
      Kumamoto
  • [学会発表] Flexible L1 Cache Optimization for a Low Power Embedded System

    • 著者名/発表者名
      Huatao ZHAO, Sijie YIN, Yuxin Sun, Takahiro WATANABE
    • 学会等名
      2013 International Conference on Mechatronic Sciences, Electric Engineering and Computer
    • 発表場所
      Harbin, China
  • [学会発表] Pseudo Dual Path Processing to Reduce the Branch Misprediction Penalty in Embedded Processors

    • 著者名/発表者名
      Huatao ZHAO, Jiongyao YE, Yuxin Sun, Takahiro WATANABE
    • 学会等名
      10th International Conference on ASIC
    • 発表場所
      Shenzhen, China
  • [学会発表] A Stack-based Solution for Alias Problem in Branch Prediction

    • 著者名/発表者名
      殷思杰,カドウ チョ,渡邊孝博
    • 学会等名
      第76回情報処理学会全国大会
    • 発表場所
      Tokyo
  • [備考] 渡邊研究室へようこそ (Welcome to Watanabe Lab.)

    • URL

      http://www.f.waseda.jp/watt/homepage/index_en.html

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公開日: 2015-05-28  

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