研究課題
高位レベル設計自動化をめざし、高位レベル合成とフロアプランの両面から研究を進めた。まず、高位レベル設計では、演算器の電源電圧を調整して消費電力を削減する問題に対して、前年度にSimplex法に基づく木の初等変換手法を提案していたが、この手法は計算時間の点でやや不利な面があった。そこで、本年度は、この問題を双対区分線形計画問題として定式化し、最小コストフローアルゴリズムを用いて解く方法を提案した。フロー問題は既に効率的な解法が知られているため、本手法は処理時間の点で有利である。計算機実験の結果、Latency制約に余裕がある場合、計算時間を約50%短縮できることがわかった。また、演算器の閾値電圧を最適化して、消費電力を最小化する問題についても、Mobility Overlap Removalという考え方に基づく手法を提案した。ベンチマークデータによる評価では、漏れ電流の削減率の平均値を、従来手法の約40%から約60%にまで高めることができた。さらに、高位レベル合成の重要な問題の一つである演算器ポート割り当て問題に対して、2部グラフの変換とTabu Searchによる探索法を組み合わせた手法を提案し、実用規模のデータに対する計算時間を60%以上削減した。一方、フロアプランに関しては、昨年度、2次元特定用途ネットワークオンチップ(APNoC)の構成手法を開発したが、本年度は、ネットワーク上のルーティングを考慮して、解の精度を高める手法を開発し、計算機実験で、消費電力を約25%削減できることを確認した。また、FPGAのためのフロアプランでは、3次元動的部分再構成可能FPGAのブロック配置手法に関して、3次元(多層)フロアプランアルゴリズムに基づく新たな手法を提案し、評価実験により、従来比で、配線長を約12%、計算時間を約38%できることを確認した。
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IEICE Transactions on Fundamentals
巻: Vol.E96-A, No.6 ページ: 1174-1184
10.1587/transfun.E96.A.1174
IEICE Transactions on Electronics
巻: Vol.E96-C, No.4 ページ: 501-510
10.1587/transele.E96.C.501
