| 研究概要 |
圧縮／伸張アルゴリズムの構築に関して，次の２つの手法を組み合わせることにより圧縮率の向上を図った．(1)Zero-base coding(ZBC): スパースな情報語について，これを非零の要素の位置Lとその値Vの組み(L,V)として符号化する．(2)Periodic-pattern coding(PPC): 周期性を有する情報語について，これをベースパターン(B)，ベースパターンと異なる位置(L)及びその値(V)の組み(B,L,V)として符号化する．
上記のZBC及びPPCを組み合わせた符号化法の圧縮率を，GPGPUシミュレータを用いて詳細に評価した．従来の可逆圧縮法である LZSS, C-Pack, X-MatchPro, FPC, BΔI符号化と圧縮率を比較した結果，多くのベンチマークにおいて提案手法はこれら従来の圧縮法よりも優れた圧縮率を有することを明らかにした．
提案手法をハードウェアとして実装するため，符号化及び復号回路をHDLにより設計した．特に復号回路の遅延を小さくするため，符号語の構造の修正やパイプライン処理の各ステップにおけるゲート段数の調整，等を行った．その結果，キャッシュラインサイズが32バイトの場合，復号回路は4段パイプラインで構成でき，この時のクロック周波数はFPGAで200MHz程度，ASICで1.3GHz程度となることが推定された．
24年度末において，キャッシュメモリアーキテクチャとして，キャッシュラインを2レベルに分割することにより，低遅延なアクセスと記憶領域の効率的な使用を両立する手法を構築している段階である．
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