| 研究課題/領域番号 |
23700060
|
|---|
| 研究機関 | 奈良先端科学技術大学院大学 |
|---|
研究代表者 |
姚 駿 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (40567153)
|
|---|
| 研究期間 (年度) |
2011-04-28 – 2014-03-31
|
| キーワード | 国際情報交流 |
|---|
| 研究概要 |
本研究は、電力性能比向上と、高信頼化に基づく製品寿命延長を両立できるプロセッサ構成方式の確立を目的としている。高信頼化の一般的手法である多重化は消費電力の観点から無駄が多いため、電力効率と信頼性は一般にトレードオフの関係にある。これらの点に着目し、平成２３年度に、(1)３重化を用いない不安定モジュール検出できる自己チューニング機構の提案と評価；(2)時間冗長化と空間冗長化を融合するアーキテクチャの提案と評価の２つを計画した。 H23年度に２重化によるエラー検出・自動訂正機能付きDARAプロセッサを７月にテープアウトし、１１月にASIC化を完了した。α線を照射する実験により、高率のエラー注入を行い、信頼性を測定したところ、正常動作できることが分かった。結果に関する口頭発表（学会発表４に該当）を行った。本研究領域で著名な国際会議に１件採択され、７月中に発表を行う予定。また、ASIC化したアクセラレータ（LAPP）に基づき、明示的な冗長化高信頼プロセッサEReLAを提案した。LAPPのASIC化に関する口頭発表を２件（学会発表５、６）、EReLAに関する口頭発表を２件（学会発表９、１０）報告した。 H23年度実施計画の(1)に関する故障個所特定のために、一時的に全ての演算結果を比較する機構を考案し、モデル構築を行った。口頭発表（学会発表３，７に該当）を行った。また、原著論文を５末に投稿予定である。実施計画(2)に関する1.5wayDARA構成方式のモデル構築を行った。結果を査読付き国際会議に発表（学会発表１）した。 H24年度の実施計画、(3)回路ユニットの経年劣化低減のためのコア内細粒度動的電源電圧制御機構の提案と評価のアイデアを発展させ、設計を行った。口頭発表と査読付き国際学会発表（学会発表２、８）を行った。また、口頭発表１件を予定している。
|
| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
研究実績に記入したように、H23年度は２つの計画がある。電力効率と信頼性を両立できるプロセッサ機能を考案し、シミューレタの構築を行った。本来H24年度に予定していた１つの計画について、一部、H23年度に実施、シミュレータによるで構成検討を行った。高信頼・低消費電力を両立できるプロセッサに関する２つの構成方法の提案を行った。１つは従来型の汎用プロセッサに対して２重化に基づくエラー検出および回復制御回路（DARA構造）を追加し、３重化に相当する信頼性を目指す。特に、通常FFを用いて実装したDARAに対し、α線を照射する実験において、耐故障動作を有効化した場合はソフトエラーの挿入を検出して再実行による回復に成功していることが動作ログより確認できた。 優位性比較では、DARAの細粒度耐故障動作により、故障発生率が非常に高い状況においても、ソフトエラーの検出／再実行による回復を行えることを確認した。通常FFを用いて実装したDARAの面積である5.09mm2と、冗長化FFを用いて実装したDARAの面積である8.51mm2を比較することにより、現実の大規模回路で冗長化FFを利用する場合の面積オーバーヘッドの目安を示すことができた。 もう１つは、アクセラレータ型プロセッサ向けの高信頼低消費電力構成方式を考案し、明示的な冗長化高信頼プロセッサEReLAを提案した。アクセラレータ型プロセッサが汎用型よりも細粒度に演算器を切り離すことが可能であり、平均使用寿命を大きく向できる可能性を示した。この構造の特性の１つが、命令写像による２重化によって、エラーを検出する仕組みに基づき、自己チューニングを行い、故障位置を特定できる点である。また、RazorFFと相性のよい高信頼手法を用いてsetupエラーを検出し、自動的に再写像よる機構により、さらに低電力を達成できる結果を示した。
|
| 今後の研究の推進方策 |
H23年度の成果、特にα線を照射する実験の結果で示した２重化検出機能と再実行構造が、従来の３重化と同じ信頼性を達成できることに基づき、できれば消費電力を増加させることなく、高信頼化する方法を探索する。また、高信頼化手法をベースに、プログラムの極低電力実行方式を考案、実装を行う。 H24年度計画１： ３重化を用いずに不安定モジュールを検出できる自己チューニング機構の実装。H23年度には、３重化を用いない永久故障を発生したモジュールの検出手法を提案し、シミュレータで有効性を示した。H23年度にASIC化した設計物にこのモジュールを追加し、実動作を検証する。 H24年度の計画２： コア内細粒度動的電源電圧制御機構の提案と評価。コア単位よりも粒度の小さい電圧制御を適用して、安定化を図る方法も考えられる。H23年度の結果をベースとして、利用する３本のパイプラインに対して各々異なる電圧と周波数を印加する方法がある。具体的には、パイプラインまたはアレイ演算器にRazorフリップフロップを利用し、タイミング・エラー検出機能とそれをベースとする電圧周波数最適化機能を追加する。この構造は、従来型Razor提案よりいっそう電圧を下げられる可能性がある。 DARAのエラー検出・回復機能を有効に利用し、かつ、電力性能比を向上させるために、電源電圧を変化させた場合のエラー発生率と再実行による実行時間の遅延を測定し、全体の実行時間を最適化できる。電源電圧、動作周波数、および、実行時間の関係から、消費エネルギー・性能・信頼性の最適化を図ることが可能と考えられる。 H２５年度にハード・ソフトエラーに対する耐性を高め、タイミング・エラーに対する耐性を高める機構について、得られた結果をとりまとめ、成果発表を行う。
|
| 次年度の研究費の使用計画 |
未使用額が生じた要因は、研究の進捗状況に合わせ、予算執行計画を変更したことに伴うものである。 前述H24年度計画１に示した３重化することなく永久エラーに対応できるプロセッサを設計し、VDECのRohm180nmセルライブラリで、5mm角ASICを試着予定がある。RTL設計するため、学生を２人６ヶ月を雇用する。結果を海外発表１回行うことも含めて、H24年度に請求した額とH23年度未使用額を合わせて、170万円の研究経費を使用する予定である。 H25年度に、H24年度の研究成果を発表する予定がある。国際発表１回、論文誌の別刷代を合わせ、６０万円を研究経費請求する予定がある。
|
