研究課題
本研究は、電力性能比向上と、高信頼化に基づく製品寿命延長を両立できるプロセッサ構成方式の確立を目的としている。高信頼化の一般的手法である多重化は消費電力の観点から無駄が多いため、電力効率と信頼性は一般にトレードオフの関係にある。平成２４年度には、平成２３年度の多重化プロセッサ構造に基づき、【１】3重化を用いずに不安定モジュールを検出できる自己チューニング機構回路の開発、【２】部分的冗長化により信頼性を向上する手法、【３】ユニットの経年劣化低減のためコア内細粒度動的電源電圧制御の研究を行った。特に、実用化に向けた技術移転を探索するため、多くの実装・実測を行った。H24年度には、H23年度にASIC化を完了した２重化DARAプロセッサを用いて、α線を照射する実験を行い、回路稼働電圧などの影響からエラー注入頻度との関係を定量的に測定し、H25年度の信頼性と消費電力と最大限バランスする機構設計の根拠を得られた。また、実験結果による、アーキテクチャの冗長化方法は回路レベルの強靭化方法により、信頼度コスト比が向上できることが分かった。査読付き国際学会発表１件（学会発表１に該当）を行い、論文誌論文が１件（論文誌論文３）掲載された。ASIC化したアクセラレータ（LAPP、論文誌論文１）に基づき、明示的な冗長化高信頼プロセッサEReLAを設計し、ASIC化した。プログラマブルな冗長化を行い、正常動作できることが分かった。EReLAに関する口頭発表を２件（学会発表３～７）、国際会議を１件（学会発表２）報告した。EReLAにおける高信頼写像手法に関する論文誌論文が１件（論文誌論文４）採択し、掲載された。回路ユニットの経年劣化低減のためのコア内細粒度動的電源電圧制御機構に関する論文が１件（論文誌論文２）掲載され、またはコア内平均温度を低減するため設計を行い、H25年度の前半にASIC化予定である。
1: 当初の計画以上に進展している
H24年度は、当初予定したシミュレータによるアーキテクチャの手法を評価する計画に加え、ASIC化による実チップの動作を基に実用性を検証し、アイデアの実用化に強く貢献した。特に、H23年度に試作した２重化に基づくエラー検出およびと回復制御モジュール（DARA構造）を用い、α線照射による、0.4ビット反転/秒の高率なエラー注入率でも正常動作できるアーキテクチャ設計を実証した。また、このASICのFFチェインを用い、回路稼働電圧、環境温度、回路のエラー耐性との関係を定量的に測定した。優位性比較では、アーキテクチャレベルで冗長化を行うDARAが、回路レベルの強靭化手法に基づく設計よりも、信頼度面積比が60%向上することを達成し、面積オーバーヘッドの目安を示すことができた。その結果は、コストを最適化できる高信頼プロセッサの実用化の理論的な根拠になり、IEEEレーディエーション分野で、常にトップランクされている論文誌Transactions on Nuclear Science（Impact Factor: 1.5）に採択し、掲載された（論文誌論文３に該当）。また、一時エラー・永久エラーの両方に対応できる冗長度を明示的な機械語命令で指定できるアーキテクチャ(EReLA)を設計し、ASIC化を完了し、回路に組み込んだ疑似エラー生成機構のエラー注入による、正常動作を検証した。EReLAはアレイ型アクセラレータのスペア・ユニットを効率的に利用する高信頼写像手法を行うため、13%の全体消費電力（動的な静的な電力両方）増加のみで、ソフトエラーを完全にカバーできることを実証した。また、EReLAの三重化に依拠しない永久エラーを特定する提案を、シミュレーションで検証した。コストの低い高信頼化手法は、次世代テクノロジにおいて、消費エネルギーを大幅に低減できる実用化手法として期待できる。
H23年度とH24年度の試作チップの信頼性・電力特性の実測と、それに影響を加える環境パラメータの測定結果に基づき、性能・消費電力・信頼性を最大バランスできる計算方式を探索する。また、従来方式の完全な多重化の補足手法として、近似計算の特性を持つプログラムのデータと制御部とで異なる冗長化手法を行い、プログラムの効率的な信頼性を向上する実行方式を考案、実装を行う。H25年度計画１：一時故障・永久故障に強靭な多重化パイプラインプロセッサ(DARA +)の試作。DARA+の設計では、３本の同様なパイプライン・モジュールを搭載し、常に２重化で動作させ、頻出する故障を検出時は、潜在的な永久故障と判断し、自動的にDMR/TMRの切り替えを行い、多数決回路で永久故障の発生箇所を特定する。また、DARA+は前述のDMR/TMR自動切り替え機能を活用し、永久故障が発生しなくても、一定期間動作する２つのパイプラインの組み合わせを変更するアイデアがあり、各パイプラインを長時間連続動作させることによる温度上昇の低減を目指す。H24年度はシミュレーションでDARA+の有効性を示した。H25年度にASIC化したDARAに、このモジュールを追加し、実動作を検証する。また、DARAにRazorを組み合わせ、ばらつきによるタイミング・エラーを吸収できるアーキテクチャを提案・実装する。H25年度計画２：近似計算の特性をもつプログラムとの相性が良い、信頼性と消費電力を最大限バランスできる部分的な冗長計算機構を実装する。特にフォールス・ポジティブを利用したエラー検出漏れ防止、動的な部分的冗長化調整を行う実行機構をシミュレーションで有効性を検証し、実装を行う。H２５年度に消費電力・高信頼を両立できる計算機構について得られた結果をとりまとめ、さらに実用化できるアイデアに発展させる。
【未使額が生じた状況・理由】当初予定していたASICの試作代をほかの経費から支払ったので、H24年度には592千円の未使額が発生した。また、予定以上の進捗が達成のため、H25年度に現在のASICの改良版を試作する予定が生じ、当初の予定600千円が不足になるため、H24年度から一部予算を移動したい。前述H25年度計画１に示した３一時故障・永久故障に強靭な多重化パイプラインプロセッサ(DARA +)を設計し、VDECのRohm180nmセルライブラリで、5mm角ASICを試作予定がある。RTL設計・検証を行うために、学生１人３ヶ月を雇用する。１２０万円の研究経費を使用する予定である。
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