研究課題
本研究は、ソフトウェア・ハードウェア両面からのアプローチで電力効率と信頼性を最適化することを目的としている。平成25年度には、【１】部分的冗長化により信頼性を向上する、【２】ユニットの経年劣化低減のためコア内細粒度動的電源電圧制御、【３】非同期２重化方式の研究を行い、多くの実装・実測を行った。H23年度にASIC化した２重化チップDARAは、多重化実行の際に回路で発生する熱の蓄積に伴って温度上昇が起き、それによるNBTI劣化現象によりプロセッサの一部または全体の寿命が減少する問題に着目したものである。3つの同一パイプライン・モジュールを搭載してそのうち2つだけ動作させ、なおかつ一定期間ごとにその組み合わせを変更することで各パイプラインが長時間連続動作することを回避し温度上昇が低減できる。この動作モードをblurDMRと呼称し、実チップでα線照射下の環境でも正常に動作できることを実証した。またこの実チップを用いてプログラム特性を解析した結果に基づき、永久エラーの耐性と電力性能の最適化手法をさらに追加で提案し論文誌論文１で掲載された。さらに、非同期比較回路による低電圧で稼働できる多重化プロセッサ方式を提案し、信頼性を維持しつつ、12%の電力効率の向上が可能なことがわかった（学会発表8,10）。H24年度にASIC化した明示的な冗長化を特長とする高信頼プロセッサEReLA(学会発表7件)では、電力特性の解析結果をベースとして近年応用が大きく期待される近似計算と呼ばれる分野のプログラムとの相性を探索し、6%の追加消費電力で2桁程度のエラー耐性が上がることを測定した（学会発表の5、論文誌論文2）。またα線照射による高いエラー注入率の環境下において、14%の追加消費電力で、チップ全体のMTTF(平均エラー発生時間)が2.3秒から33秒へ向上することを確認した（学会発表11）。
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IEEE Transactions on Nuclear Science
巻: 未定 ページ: 未定
IEICE Trans. on Information and Systems
巻: E96-D, No. 9 ページ: 1592-1601
10.1587 / transinf.E96.D.1592
http://arch.naist.jp
http://arch.naist.jp/~yaojun
