研究課題
本研究では，超少量多品種展開を可能とするビアプログラマブルデバイス（VPLD）のフィジカルシンセシスを用いた設計プラットフォームを開発する。また，2年間の研究期間では，これまで研究を進めてきたVPLDをベースとして，(1) フィジカルシンセシス向け論理最適化手法の検討，(2) VPLDの配線アーキテクチャを考慮したタイミング見積手法の検討，(3) フィジカルシンセシス評価用配置配線手法の検討，(4) VPLD用タイミングドリブン詳細配線手法の開発の4つの点について，研究を進めた。平成24年度には，当初，平成23年度に実施予定であった試作チップによる遅延・消費電力等の評価を行った。この試作には，本研究で開発した独自のCADシステムを用いた。また，ASICとの比較だけでなく，他の代表的なストラクチャードASICとの比較も行った。この評価によって，これまで研究を進めてきたVPLDについて，ロジックエレメント単体の性能評価だけでなく，配線アーキテクチャも含めた性能を明らかにした。これにより，フィジカルシンセシスでの論理最適化に必要な準備を完了させた。以上のように，2年間の研究期間において，これまで進めてきた独自のVPLDの専用のCADシステムを開発した。この専用CADシステムでは，いくつかの商用ツールやオープンソースのツールと，独自開発のツールを組み合すことで，一般的なASICの設計フローと同様に，HDL入力，GDS出力を実現している。また，当該CADシステムを使用してチップを試作して，面積・遅延・電力について，ベンチマーク回路を中心とした様々な回路を用いて，詳細な評価検証を行った。さらに，申請研究で重要ないくつかの基本要素技術についても確立した。しかし，フィジカルシンセシスを指向した具体的な論理最適化手法のアルゴリズムの開発については，今後の課題である。
すべて 2012
すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (1件)
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences
巻: Vol.E95-A, No.12 ページ: 2182-2190
巻: Vol.E95-A, No.9 ページ: pp.1518-1528
