研究課題
本研究では、組込み向けプロセッサの1種であるVLIW型プロセッサを対象とし、近年問題視されているリーク電力をHW/SW協調設計により大幅に削減する。VLIW型プロセッサは、単一命令で複数の演算器を同時に実行するSIMD型アーキテクチャであり、高性能・低消費電力が実現できる。また、リーク電力を削減するためには不要な演算器の電源を動的に切るパワーゲーティングと呼ばれる回路技術が有効である。そこで本研究では、パワーゲーティングを効率的に適用する消費電力最小命令スケジューリング手法、ならびに同程度の性能でよりリーク電力を削減するための演算器構成最適化手法を確立させることを目標とする。平成25年度は最終年度であり、これまでの研究成果をまとめることに集中した。特に、平成24年度に開発したGA法に基づく演算器構成最適化手法のパラメタチューニングやさまざまな条件下における評価を行い、その有効性を確認した。そして、その成果は学術論文誌に投稿し採択された。また、平成24年度に着想した、パワーゲーティングを考慮した電力推定の新手法の高精度化を行い、その有効性を確認した。特に、従来のSA法に基づく評価手法の場合は数十秒の計算が必要だったのに対し、提案手法では1秒以下という非常に短い時間で解を得ることが出来た。これらの成果は国際会議で発表した。
すべて 2014 その他
すべて 雑誌論文 (1件) (うち査読あり 1件) 学会発表 (3件)
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
巻: Vol.E97-A, No.2 ページ: 606-615
10.1587/transfun.E97.A.606
