| 研究課題/領域番号 |
23760283
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| 研究機関 | 奈良先端科学技術大学院大学 |
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研究代表者 |
矢野 裕司 奈良先端科学技術大学院大学, 物質創成科学研究科, 助教 (40335485)
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| キーワード | 炭化珪素 / 界面準位 |
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| 研究概要 |
本研究では、申請者らが見出したＳｉＣ／絶縁膜界面へのリン（Ｐ）原子導入による界面欠陥低減を徹底的に追及することを目的としている。平成２４年度は、前年度に引き続き１：超低欠陥界面・超高チャネル移動度の実現を進めることに加え、２：リン導入ＭＯＳデバイスの信頼性評価に関した研究を中心に行った。３：１ｋV級超低損失パワーＤＭＯＳＦＥＴ作製については、イオン注入層の評価用サンプルの準備を始めた。以下に平成２４年度の研究実績の概要を記す。
１：これまではＳｉＣ上に熱酸化膜を形成してからＰＯＣｌ３アニールにより界面にリンを導入していたが、ＳｉＣに対して直接ＰＯＣｌ３処理を行うことを試み、その後堆積膜を形成することでゲート絶縁膜を形成した。この手法では、より多くのリンが界面に導入されると考えたが、ＳＩＭＳで評価したところ、従来法と同程度のリン濃度であり、明確な差は見られなかった。界面準位密度は従来法（熱酸化膜へのＰＯＣｌ３アニール）よりやや多く、ＭＯＳＦＥＴのチャネル移動度も５１ｃｍ２／Ｖｓであり、従来法の８４ｃｍ２／Ｖｓを下回った。界面付近の酸化膜にＣが検出されたことから、低温で直接ＰＯＣｌ３処理する際に抜け切れないＣが欠陥の原因であると考えることができる。
２：従来の熱酸化膜にＰＯＣｌ３アニールした試料構造では、酸化膜中に一様にリンが導入されており、これが原因となり高電界で注入された電子を捕獲してしきい値（フラットバンド）電圧を変動させると考えた。上で記した構造、すなわち界面付近にリンを局在化させることで、定電流ストレス試験において、フラットバンド電圧シフト量を大幅に抑制することに成功した。従来のＰＯＣｌ３アニール試料を含め、ＮＯアニールした試料についてゲート電圧の掃引幅によるしきい値電圧の変化や、チャージポンピング法による界面特性評価にも取り組み、界面特性を評価した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
リン複合処理による界面欠陥の低減およびチャネル移動度の向上については、平成２３年度を超えるさらなる改善を達成することはできなかった。しかし、リン・水素・窒素の役割がかなり明確になり、処理の組み合わせ及び順番に最適なものがあることが分かってきた。また、移動度の向上は見られなくても、ＴＤＤＢ耐性およびしきい値電圧の安定性、すなわち信頼性の向上に大きな進展がみられた。これらは、界面に一様にリンを分布させるのではなく、界面付近にのみリンを含ませた構造にすることで、電子注入耐性の向上を達成した。窒化と組み合わせることで、さらなるしきい値電圧の安定性向上が期待できる。移動度と信頼性・しきい値安定性をある程度高いレベルで両立する条件を見つけることで、さらなるチャネル移動度および信頼性の向上が可能と考えられる。また、ＤＭＯＳＦＥＴを見据えた時にはイオン注入を用いるので、チャネル表面の不純物濃度を低くすることでチャネル移動度の向上が期待できる。
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| 今後の研究の推進方策 |
リン複合処理によって形成した試料について、しきい値電圧（またはフラットバンド電圧）の不安定性発生のメカニズムを詳細に検討する。従来から取り組んできた各種複合処理の界面特性と信頼性・不安定性の相関および測定条件の依存性を明らかにする。パワーＤＭＯＳＦＥＴへの展開するため、まずイオン注入層へのプレーナ型ＭＯＳＦＥＴの作製に取り組む。エピ層と比較を行い、不純物散乱やラフネス散乱の影響を調査する。キャリヤの散乱メカニズムを調査するため、キャリヤがトラップされることを考慮した解析を行うため、ＭＯＳＦＥＴに対してＨａｌｌ効果測定を試みる。１ｋＶ級のＤＭＯＳＦＥＴを作製し、本研究で開発した手法により超低オン抵抗となる１ｍΩｃｍ２の実現を目指す。
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| 次年度の研究費の使用計画 |
平成２４年度はＰＯＣｌ３アニール炉の改良やイオン注入、ＳＩＭＳ測定の外注を行ったが、平成２３年度の繰り越し金もあったことに加え、イオン注入・ＳＩＭＳ測定の回数が当初の予定より少なかった。さらに、ＭＯＳＦＥＴ用フォトマスクはデザインを慎重に検討中であり発注を見合わせているため、未使用額が生じることとなった。平成２５年度はデバイス試作を増やすため、ＳｉＣウエハ購入やイオン注入および新たにデザインしたフォトマスク作製に研究費を用いる。繰り越した研究費を含め、研究目標達成に向けて研究費を活用する。
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