| 研究課題/領域番号 |
23K03814
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| 研究機関 | 山梨大学 |
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研究代表者 |
矢野 浩司 山梨大学, 大学院総合研究部, 教授 (90252014)
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| 研究分担者 |
松本 俊 山梨大学, 大学院総合研究部, 教授 (00020503)
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| 研究期間 (年度) |
2023-04-01 – 2026-03-31
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| キーワード | パワー半導体 / スーパージャンクション |
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| 研究実績の概要 |
600～900V級のパワーデバイスで、主スイッチのSi-スーパージャンクションバイポーラトランジスタ(SJBJT)と、駆動用Si-スーパージャンクションMOSFET (SJMOSFET)とのダーリントン接続を1チップ化した新規スイッチ素子(Si-フルSJBMDという)を提案し、WBGデバイスと同程度のスイッチング性能で、コストパフォーマンスでWBGデバイスや従来シリコンパワーデバイスを凌駕する新規シリコンパワー半導体の実現を目指す。
サブテーマ１ではシミュレーションでSi-フルSJBMDの構造の設計を行った。本年度は同素子に於いてSJBJTとSJMOSFETを各々個別素子として扱い、外部で接続することによりSJBMD構成をした素子をシミュレーションした。その結果、オン電流密度200A/cm^2以下の動作に於いて、オン電圧とターンオフ損失のトレードオフ特性が同じ定格のSi-IGBTよりも良くなることが予測できた。また従来Si-MOSFETとSJBJTのダーリントンペアと比較してもトレードオフが改善されることがわかった。
また、フルSJBMD中のSJ構造のピラーのアスペクト比に関するシミュレーションを実施した。シミュレーションは室温～150℃のチップ温度の範囲で実施した。その結果、アスペクト比が12でオン電圧とターンオフ損失のトレードオフが最適であることが予測できた。
一方サブテーマ2では、フルSJBMDの高速ターンオフ化のためのベース電荷引抜き回路の最適化については、同回路中の抵抗値およびp-MOSの調整を実験的に行った。その結果同抵抗値を10Ωから5Ωまで低減することにより、ターンオフ遅延時間およびターンオフ損失はそれぞれ37%および、47%低減できた。またp-MOSに関しては入力容量が約半分のp-MOSFETを採用することでターンオフ遅延時間を約20nsec短縮できた。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
2023年度はサブテーマ１の内容の１部、およびサブテーマ2を実施する予定となっており、上述したようにサブテーマ１では個別素子の外部接続による方法でフルSJBMDのシミュレーションを実施し、競合素子との特性比較を行うと共にSJ構造におけるアスペクト比を見出すことができた。また当初の研究計画にはないが、実際のSJMOSFETとSJBJTの別々のチップを用い、それを1パッケージ化したサンプルを作成し、上述したシミュレーション結果の裏付けをすることができた。従ってフルSJBMDの中の２つの素子の設計指針の目途が付いた。
またサブテーマ２では、予定通り実験によりベース電荷引抜き回路の構成部品のパラメータ設定の知見を得ることができた。
以上により研究は2023年度は当初計画通りに実施できている。
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| 今後の研究の推進方策 |
当初の2024年度の計画通り、サブテーマ１において、残された研究内容であるSJMOSFETとSJBJTのダーリントン接続素子を１チップ化したフルSJBMDのT-CADシミュレーションを実施し、素子構造設計と課題抽出を行う。特にSJMOSFETとSJBJTの動作が干渉し、素子全体として誤動作が生じる場合は、その物理の把握と対策を検討する。シミュレーション結果の妥当性は、既に作成した、SJMOSFETとSJBJTの別々のチップを用い、それらを1パッケージ化したサンプルの基礎電気特性のデータを参考にする。
また サブテーマ3においては、フルSJBMDの回路シミュレーション用のモデルを構築する。回路シミュレーションで、同素子の性能を予測する。
得られた結果は学会もしくは学術論文で発表する。
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| 次年度使用額が生じた理由 |
本研究対象であるトランジスタの特性測定の為の現有物品である半導体パラメータアナライザが故障したため、今年度の経費の一部を同装置の修理費用にあてた。その余剰金が発生したため次年度に繰り越すものとする。本繰り越し額を含め、次年度の経費は当初予定していたとおり研究対象の特性評価のためのプリント評価ボードの製作費用、それに関連した電子部品購入、学会や論文投稿費用に充てる予定である。
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