| 研究実績の概要 |
アナログ集積回路設計は、（1）要求仕様を満たす回路構造の選択、（2）選択した回路構造の素子値の設計 の2つの過程で構成される。（1）の過程は研究課題（20K11727）で、（2）の過程は研究課題（17K00073）で実現可能であることを示した。実際の回路設計では、（1）（2）の過程を経ても要求仕様を満たす回路が見つからない場合がある。このような場合、通常設計者が仕様を満たす新規回路を考案する。本研究課題では、この通常設計者が考案する過程を計算機により自動合成することを目指している。回路の自動合成の報告例はあまりなく、いずれも遺伝的アルゴリズムなどのヒューリスティックアルゴリズムをベースとしているため合成に膨大な時間がかかることが問題である。
本年度は、この合成時間の問題をニューラルネットワークのマルチラベル分類を用いて解決を試みた。ニューラルネットワークのマルチラベル分類を回路合成に適用させるためには、既存の回路を構成する要素のラベル化が必要となる。提案手法では、NMOS, PMOS, 抵抗, キャパシタ, 入力端子（＋）、入力端子（ー）、出力端子、カレントパス（6種類）、バイアスパス（7種類）の合計19種類の要素をラベルとして扱った。学習の際にはこれらの各ラベル専用の行列を用意し2値で要素の存在を表現し、学習する。アルゴリズムの検証には「基本差動対入力＋ソース接地出力」「基本差動対入力段＋スーパーソースフォロア出力段」「カスコード差動対n湯力段＋ソース接地出力段」「rail-to-rail 入力段＋AB級プッシュプル出力段」の４つの回路構造を用いた。
学習済みモデルに対し３つの異なる仕様を入力した結果、仕様を満たす異なる回路合成に成功した。合成された回路は学習に用いた回路とは異なる回路の場合もあり、提案手法には新規回路合成の可能性があることも示した。
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