| 研究課題/領域番号 |
21H03404
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| 配分区分 | 補助金 |
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| 研究機関 | 東北大学 |
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研究代表者 |
鬼沢 直哉 東北大学, 電気通信研究所, 准教授 (90551557)
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| 研究分担者 |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| 研究期間 (年度) |
2021-04-01 – 2025-03-31
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| キーワード | ストカスティック演算 / シミュレーテッドアニーリング |
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| 研究実績の概要 |
2022年度は，初年度である2021年度に開発したストカスティック演算に基づくQMC(量子モンテカルロ:SQMC)計算アルゴリズムの有効性の評価を行った.具体的には，従来手法であるシミュレーテッドアニーリング(SA)計算アルゴリズムに対して，大規模な組合せ最適化問題を対象に比較を行った．初年度は小規模かつ限定された組合せ最適化問題(グラフ同型性判定問題)を対象に評価を行ったが，QMCはSAと異なり大規模な問題に対しても高速処理が可能であることが予測されているため，シミュレーションによる実証を行った．その結果，従来SAと比較して1桁以上の高速化が達成され，その成果は2022年度東北支部大会で発表を行なった．さらに，ベースとなるSAをストカスティック演算に基づいて実現したSSAは，従来SAや量子デバイスを利用した量子アニーリングと比較して，1桁以上の大規模な問題を高速に解くことが可能となり，その成果はIEEE TNNLSに採録決定となった．
また，最終的な目標てあるFPGA(field programmable gate array)によるプラットフォーム実現に向けて，ハードウェアアーキテクチャの考案を行った．SAやQMCで処理可能な組合せ最適化問題は，その問題によってノード数や接続数が大きく異なる．完全グラフで表現された組合せ最適化問題は，各ノードに接続されるエッジの数が膨大となることから，1サイクルで処理を行う並列型アーキテクチャによるハードウェア実現は難しい．一方で，隣接ノードの接続に限定された組合せ最適化問題であれば，並列型アーキテクチャによる高速処理が可能である．2022年度は，組合せ最適化問題を表現するグラフを考慮しつつ，使用メモリを効率化したハードウェアアーキテクチャを考案した成果は，IEEE JETCASに採録となった．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初の計画通り，ストカスティック演算に基づくSA法(SSA)及びQMC法のアルゴリズム(SQMC)の評価を進めている．また，大規模な組合せ最適化問題を対象にシミュレーション 評価を行った結果，従来手法と比較して有効性(高速性)を示している．さらに，最終目標であるハードウェアプラットフォームの実現に向けたFPGA実装も進めている．FPGA実装に向けたハードウェアアーキテクチャの考案・評価を行うなど，おおむね順調に進展している.
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| 今後の研究の推進方策 |
2023年度は，2022年度に考案したストカスティック演算に基づくQMC(量子モンテカルロ:SQMC)計算アルゴリズムのFPGA(field programmable gate array)によるハードウェア実現および評価を行う. 考案したSQMC計算アルゴリズムは従来のストカスティック演算に基づくシミュレーテッドアニーリング(SSA)計算アルゴリズムと比較して，同等の計算コストで大規模な組合せ最適化問題に対して収束率を大幅に向上させることができる．そのハードウェア実現にあたっては，SQMC独自 のパラメータであるトロッタ数を考慮して最適なハードウェアアーキテクチャを模索していく. また，SQMCはSSAと同様にアニーリング処理に用いる変数がハイパーパラメータとなっており，現状は組合せ最適化問題によって最適なパラメ ータを探索する必要がある．しかしながら，問題の大規模化に伴いハイパーパラメータの探索にかかる時間は膨大になってしまう．そのため，ハイパーパラメータをシミュレーションベースの探索ではなく，統計的に決定可能な手法も検討していく.
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