| 研究課題/領域番号 |
21H03411
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| 配分区分 | 補助金 |
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| 研究機関 | 九州工業大学 |
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研究代表者 |
温 暁青 九州工業大学, 大学院情報工学研究院, 教授 (20250897)
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| 研究分担者 |
宮瀬 紘平 九州工業大学, 大学院情報工学研究院, 准教授 (30452824)
Holst Stefan 九州工業大学, 大学院情報工学研究院, 准教授 (40710322)
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| 研究期間 (年度) |
2021-04-01 – 2025-03-31
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| キーワード | 耐ソフトエラー記憶素子 / 欠陥 / 欠陥影響定量化 / 欠陥影響最小化設計 / 欠陥検出設計 |
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| 研究実績の概要 |
本年度は、耐ソフトエラー記憶素子内の欠陥を検出するための設計手法及び欠陥検出に必要なスキャンテスト手続きの確立を目標に研究を行なった。まず、耐ソフトエラー記憶素子の情報多重化構造（物理欠陥の影響がラッチの出力へ到達することを困難にする要因）をスキャンテスト時に一時的に無効化させる回路設計手法を提案した。この手法では、多重化された情報記憶部分(２つの標準Dラッチ)とC-Element群の間に切り替え機構を挿入することによって、テスト動作時には入力経路を選択することを可能にしている。機能動作時には、情報二重化が有効化されるため、耐ソフトエラー機能が作動する。スキャンテスト時には、情報二重化が無効となるため、 ラッチ部分の出力が記憶素子の出力に現れるため、ラッチ部分の内部欠陥を検出することが可能になる。提案した設計手法のネットリストを対象に行なったシミュレーションの結果、製造欠陥としてよくあるショート欠陥（Short）とオープン欠陥（Open）に対して高い検出率が達成できることが確認できた。更に、提案した欠陥検出設計手法で複数のラッチのレイアウト設計を行い、SPICEシミュレーションを用いて遅延、 電力、回路面積の評価をも行った。その結果、提案した欠陥検出設計手法では、機能動作に影響する遅延の増加が僅かであり、電力と回路面積の増加も中程度であることが分かった。最後に、提案したテスト構造を持つ耐ソフトエラー記憶素子からなるスキャンチェーンを構成し、情報多重化構造を無効化させた状態における欠陥検出用スキャンテスト手続きを提案した。このスキャンテスト手続きはFlush Test、Standard Capture、Fast Capture、Functional Testの四つのステップからなり、従来のスキャン設計に新たなハードウェアを追加することなく行うことが可能である。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度の研究作業における最も重要な部分は、耐ソフトエラー記憶素子の情報多重化構造をスキャンテスト時に一時的に無効化させる回路設計手法よりも、そのような一時無効化機構を持ったラッチをベースに如何にスキャンテストに必要なスキャンセルを如何に設計するかにあった。我々は、まずスキャンセル（SC-S）を提案した。SC-Sは2つの対象となるラッチ、 2つのマルチプレクサ、そして弱いキーパーで構成される。このスキャンセルの入力 D と出力 Qはテスト対象回路の組合せ部分に接続され、マルチプレクサは切り替えのために使われ、また弱いキーパーはがラッチの出力の論理値を維持するために使用される。しかし、シミュレーションによる評価の結果によって、SC-Sを用いたスキャンテスト設計の難易度が高いことが判明した。そのため、我々はもう一種類のスキャンセル（SC-F）を提案した。SC-Sとの違いは、2つのマルチプレクサを入力側に設置する点と、弱いキーパーを使用しない点である。これによって、SC-FはFlush Testのみでラッチ内の欠陥を検出することが可能になり、スキャン設計においては厳しいタインミング制限を受けずに済む。このように、本年度の研究作業によって、耐ソフトエラー記憶素子の一時無効化機構、それに対応するスキャンセルの設計、スキャンチェーン構成、スキャンテスト手続きが完全に確立された。
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| 今後の研究の推進方策 |
本年度の実施結果を踏まえて、来年度はDASEM対応LSI設計フローの確立、テストチップ試作、実測評価を目標に本研究を推進していく予定である。まず、電子設計自動化(EDA)ツールベンダーのSynTest Technologies, Inc. (米国)と連携して、DASEMに対応したLSI設計フローを構築する。その設計フローにおいて、記憶素子のソフトエラー影響度、回路面積、性能(特にD-Q遅延値)、消費電力などについてトレードオフすることを可能にする。次に、欠陥影響最小化設計評価部と欠陥検出設計評価部で構成されるテストチップを設計・試作する。テストチップ設計では、製造プロセク変動の影響も確認できるように、同一機能・異なるパラメータのブロックを複数用意する。また、テストチップに物理欠陥を選択的・人為的に出現させる構造を入れことによって、欠陥検出能力に関する全面的な評価ができるようにする。様々な角度からの比較評価ができるように、DASEM対応の同一機能・異なるパラメータのプロックに加え、既存の代表的な耐ソフトエラー回路も設計・試作する。その後、デスクトックテストもしくは小型LSIテスターでテストチップ動作を確認する。さらに、LSIの使用中の劣化による影響は益々深刻化することが予想される。そのため、一部のテストチップに対してバーインを行った後のソフトエラー耐性評価を実施し、劣化の影響に関するデータを蓄積する。本年度は本研究プロジェクトの最終年度にあたるため、本研究プロジェクトの総括も行う予定である。
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