| 研究課題/領域番号 |
22H01494
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| 配分区分 | 補助金 |
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| 研究機関 | 立命館大学 |
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研究代表者 |
野坂 秀之 立命館大学, 理工学部, 教授 (60524121)
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| 研究期間 (年度) |
2022-04-01 – 2026-03-31
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| キーワード | 位相シフタ / 周波数シンセサイザ / 6G / アレイアンテナ / ビームフォーミング / ハンドオーバー |
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| 研究実績の概要 |
位相シフタについて、アナログ折り返し回路のトランジスタレベルの提案を行った。具体的には、高い位相制御精度を実現するために、従来のアナログ制御をデジタル制御化する「バーニアラダーネットワーク（VLN）」回路を提案し、VLNから発生する制御電圧と基準電圧を６つの差動増幅器に入力することにより、高い位相制御精度で移相量450°をカバーする位相シフタ回路を提案した。個別部品の組み合わせにより移相シフタの実証ボードを作成し、信号周波数2.5GHzと5GHzに対して、移相誤差5°以下の高い線形性を有する位相制御特性を実証した。なお、VLNは、制御電圧と基準電圧を同じ回路アーキテクチャによるセットの抵抗網により発生するため、製造・電源電圧・環境温度（PVT）変動による制御電圧の変動と基準電圧の変動が同様に生じるので、後段の差動増幅器においてこれらの変動をキャンセルできる構成になっている。従って、本位相シフタ回路は、集積化した場合にPVT変動耐性が高い回路アーキテクチャとなっている。
また、周波数シンセサイザについて、二段階の積分をベースとした高精度なタイミングパルスを発生できる位相補間回路を提案した。具体的には、周波数電圧変換器（FVC）を新たに設けることにより、クロック周波数が変化してもランプ波電圧が常に一定の振幅になる新回路アーキテクチャを提案することにより、従来必要であった高速に動作する閾値電圧発生回路を不要化し、低速DACで置き換えることに成功した。個別部品の組み合わせにより周波数シンセサイザの実証ボードを実現し、位相補間回路によりアキュムレータ出力の周期的なジッタを著しく抑圧できることを確認した。スプリアスレベルは、アキュムレータ出力の-2.2dBに対して、-55.7dBまで大幅に抑圧できた。二段階積分の採用により、PVT変動を低く抑えることができる回路アーキテクチャとなっている。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
位相シフタについては、新しい「バーニアラダーネットワーク（VLN）」回路を提案し個別部品の組み合わせで試作ボードを実現することにより、移相制御精度を目標18°（5%）以下に対して5°以下を実証し、計画以上の成果を得ることができた。
また、周波数シンセサイザについては、2023年度に計画していた別部品の組み合わせによる周波数シンセサイザの実証ボードを2022年度中に実現し動作を実証することができた。
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| 今後の研究の推進方策 |
位相シフタについては、集積化設計、１次回路試作、パッケージ化を進める。具体的には、集積化するためのシリコンCMOSプロセスを選定し、トランジスタモデルを入手し、2022年度に確立したアナログ折り返し回路の集積化設計を行う。高位相制御精度（誤差5%以内）と低消費電力（10mW以下）を設計目標とする。設計した回路は、シリコンCMOS製造プロセスのシャトルサービスを利用して集積化する。試作したチップを評価し、パッケージ化を進める。
また、周波数シンセサイザについては、個別部品による予備実験を行うとともに、集積化設計を進める。具体的には、2022年度に提案した二段階積分のDDSをベースに、高精度かつ低消費電力な回路構成を検討し個別部品による予備実験を進める。さらに、集積化するためのシリコンCMOSプロセスを選定し、トランジスタモデルを入手し、集積化設計を行う。低消費電力（20mW以下）を設計目標とする。
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